国产设备攻克3nm工艺,无需EUV精度提至0.8nm
3月5日消息,在无法获得EUV光刻机的情况下,国内半导体行业不得不依靠DUV设备挑战更先进的制程节点。这无疑是一个巨大的技术挑战——台积电、英特尔等国际巨头在7纳米节点才全面引入EUV光刻,而国内则要向3纳米及以下工艺发起冲击。
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使用DUV设备制造3纳米工艺面临的核心瓶颈之一是精度控制。南京激埃特光电日前发文透露,国内某机构在对DUV光学系统进行升级时就遇到了这个难题:照明系统的均匀性不足,导致晶圆曝光线宽的一致性偏差超过±2纳米,无法满足3纳米节点的工艺要求。
该公司介绍了他们的解决方案。其光学镀膜团队设计了一套多层介质硬膜方案:
膜层结构:采用SiO₂和Ta₂O₅交替沉积,总层数达到40-60层;
工艺参数:运用离子辅助沉积(IAD)技术,基底温度250℃,本底压强低至2×10⁻⁵Pa;
关键指标:中心波长193±0.2纳米,峰值透光率>92%,截止深度OD6(带外透射率<10⁻⁶)。
最终效果如何?他们公布的数据如下:
曝光质量提升:晶圆片内线宽均匀性从±2.1纳米改善至±0.8纳米,良率预估提升5-8%;
对准精度提高:对准系统定位精度从±1.5纳米提升至±0.8纳米;
系统稳定性增强:连续工作100小时后,光路漂移量减少70%。

这一方案也得到了客户团队的认可。他们表示,激埃特的技术方案不仅解决了照明均匀性问题,其滤光片的带外抑制能力更是将系统整体信噪比提升了3倍。特别是在微透镜阵列的面形精度控制上,达到了此前未能实现的λ/10水平,为后续工艺迭代预留了充足的技术余量。

我们该如何看待这一技术突破?激埃特光电的光学镀膜技术将DUV光学系统的线宽均匀性从2.1纳米提升至0.8纳米,同时对准系统精度也从1.5纳米提升到了0.8纳米。这对于利用DUV量产先进制程芯片而言至关重要——精度不够,生产出来的芯片就是废品。尤其是用DUV设备制造5纳米到3纳米芯片,本身就极具挑战。
不过需要说明的是,这里提到的精度并非光刻机的套刻精度(Overlay)。如果套刻精度能达到0.8纳米,那将超越EUV光刻机的水平。但当前的进展依然值得庆贺,它意味着国内厂商在用DUV攻克3纳米工艺芯片的道路上,已经取得了一定程度的突破。即便尚未量产,打通技术流程也已是重大进展。
这项技术放在全球范围来看也是独一无二的。因为台积电、三星及英特尔在5纳米甚至7纳米节点就已全面启用EUV光刻,他们没有这方面的研发经验积累。

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