7月25日，SK海力士宣布其位于美国加州圣何塞的子公司正在招募3D堆叠式DRAM逻辑设计工程师。这项技术听起来相当硬核，但核心目标十分明确：将DRAM芯片直接垂直堆叠在手机SoC等逻辑芯片之上，从封装层面突破端侧AI的性能瓶颈。
先来剖析关键问题。当前手机端侧AI的制约因素并非芯片算力，而是内存带宽。以苹果A19 Pro为例，其内存带宽仅为75.8GB/s，受限于标准LPDDR内存的位宽，难以高效承载大型端侧AI模型的推理任务。算力再强，数据无法顺畅输入，也是徒劳。
传统PoP封装仅将两颗芯片简单上下堆叠，空间利用率与性能提升均有限。而3D堆叠方案能够大幅缩短内存与处理器之间的物理距离，同时建立更多短距离I/O连接。带来的好处立竿见影：带宽提升、延迟降低、功耗下降，空间利用率也更高。可以说，这才是真正的“堆叠艺术”。
SK海力士在招聘公告中明确表示，正在寻找能够与美国客户紧密合作、主导3D堆叠DRAM逻辑芯片联合设计的优秀人才。不出意外的话，这家客户很可能就是苹果。
多方信息显示，苹果A20 Pro计划弃用沿用多年的InFO-PoP封装，转向台积电的WMCM（晶圆级多芯片模块）封装。这种方案无需硅中介层，直接通过RDL重新布线层实现SoC与DRAM之间的高密度互连。A20 Pro，极有可能成为SK海力士3D堆叠DRAM的首发平台。
当然，发力者不止SK海力士一家。高通正在开发用于NPU的3D DRAM，并与长鑫存储展开合作；三星则在研发低延迟宽DRAM（LLW），模拟HBM的集成方式，目标带宽比LPDDR5X高出150%。多家内存厂商正加速向这一方向推进。
不过话说回来，这项技术目前仍处于研发阶段。SK海力士刚刚启动工程师招募，距离量产还有一段距离。但方向已经明确：端侧AI的瓶颈，正在从封装层面被打开突破口。
