5月27日至29日，2026第十届集微大会在上海张江科学会堂如期举行。在大会首日举行的先进封装与测试技术创新峰会上，江苏长电科技股份有限公司副总裁兼技术服务事业部总经理吴伯平，围绕《异质集成与协同设计》主题，分享了长电科技在先进封装、异质集成领域的最新成果与落地实践。

长电科技副总裁、技术服务事业部总经理吴伯平

吴伯平在演讲开篇即指出，随着人工智能、高性能计算、6G通信等应用需求持续爆发，芯片性能提升的核心驱动力正在发生深刻变化——正由过去以制程演进为主，逐步转向以先进封装为主导。换言之，通过先进封装实现的垂直堆叠、异质异构集成，已成为突破算力瓶颈、推动系统性能升级的重要路径。

随后，他系统介绍了长电科技在先进封装技术领域的两大核心支柱。第一大支柱是面向超高密度集成的晶圆级封装平台，覆盖桥接互联、RDL、3D垂直互连等关键能力。其核心在于把不同制程、不同材料、不同功能的芯片，借助超高密度互联架构整合为一个完整系统。第二大支柱则是SiP系统级封装模组，可灵活支持从芯片到终端制造的全流程封装需求。支撑这两大平台的，是贯穿研发与制造全流程的七大技术服务能力：设计、仿真、PDK、测试、QA、FA以及系统级验证。吴伯平特别强调，这七个环节彼此联动、缺一不可。如今，封装早已不只是简单的后端制造工序，而是与前段设计、中段制造深度协同的系统架构工程。

谈及异质集成带来的设计协同难题，吴伯平坦言，传统单芯片设计流程中的设计数据相对封闭，EDA工具链也较为统一，但异质集成从根本上改变了这一格局——多元工艺、多源设计数据如何实现统一适配，已成为行业共性挑战。对此，长电科技的实践路径主要分为三步：第一步，对多源数据进行归一化治理；第二步，推动PDK跨平台适配与互操作；第三步，在DTCO与STCO框架下形成闭环优化机制。从本质上看，异质集成的竞争表面上是技术能力的竞争，底层实际上是设计协同生态的竞争。谁能率先打通跨Fab、跨节点、跨工具链的数据壁垒，谁就更有机会在先进封装创新中占据主动。

从技术底层来看，先进封装还面临多物理场耦合、跨尺度建模和多尺度协同等复杂挑战。为此，长电科技建立了一套跨尺度协同仿真与耦合分析体系。从宏观层面，通过快速等效模型预测翘曲、应力应变及形变，指导版图布局和划片槽设计；在微观布局层面，对布线层关键结构进行精细化应力提取——因为封装应力与工艺残余应力都可能造成纳米级器件失效；而在亚微米尺度，则构建TSV通孔精细物理模型，捕捉微米级以下的应力集中和裂纹风险。正是依托这套跨尺度热感知仿真优化工具，长电科技得以在设计早期预判制造风险，实现“左移”式前置可靠性设计。

吴伯平透露，长电科技正在积极携手国内外主流厂商及本土创新企业，共同打造“封装+仿真+AI”一体化智能设计平台。目标十分明确：让AI成为工程师在先进封装设计中的“副驾驶”，进一步提升设计效率与优化能力。

除了设计协同与仿真优化之外，热管理也是异质集成无法回避的核心问题。吴伯平指出，在3D异质集成时代，热管理已经上升为关键议题。未来高性能芯片的散热设计，其重要性将与电路设计并重，甚至需要在系统架构定义阶段同步介入。为顺应这一发展趋势，长电科技已构建起完整的热分析、热管理和验证技术体系。

作为面向未来的重要前瞻布局，吴伯平还以System on Wafer（SoW，晶圆级系统）为例进行了展望。SoW通过晶圆级中介层实现裸片高密度互连，上方和下方配置冷却板及冷却模块，底面则通过凸点阵列与VRM及连接器实现供电和对外互连。该架构具备超高密度、超高性能、高效散热、高可靠性以及设计灵活性等优势，可灵活适配多样化算力需求。可以说，SoW正在成为高性能计算领域的重要发展方向之一。

在演讲最后，吴伯平总结表示，先进封装已经不再是单纯的后道工序，而是推动系统架构创新的战略核心。作为业内领先的封测企业，长电科技将持续加大在设计仿真、工艺验证等方面的技术投入，并以开放协同的姿态，与客户及产业链上下游伙伴共同构建异构集成的完整产业生态。