芯片性能提升，传统路径通常只有两种：一是继续缩小晶体管尺寸，二是在芯片上集成更多层器件。但随着摩尔定律持续放缓，晶体管尺寸也逐步逼近物理极限，进一步微缩不仅难度大幅增加，研发与制造成本也在快速攀升。

不过，最近美国伊利诺伊大学厄巴纳-香槟分校（UIUC）研究团队提出了一种新的解决方案。他们开发出一项新型单片3D硅芯片集成技术，核心在于利用类似辊式转印的工艺，在200°C以下的低温环境中，将厚度不足10纳米的超薄硅纳米膜逐层堆叠——就像印刷报纸一样，把晶体管“印制”为三维芯片结构。

具体而言，研究人员已经实现了三层堆叠设计，每层集成625个晶体管，器件良率达到98%到100%。从性能表现来看，这类器件不仅接近早期商用硅MOSFET，同时在制造兼容性和综合成本优势上，也优于部分替代性半导体材料方案。

这项技术最直接的意义，在于为传统二维芯片微缩接近极限后的发展提供了一条现实路径：通过垂直堆叠提升集成度。这样不仅能够显著提高计算密度，还有望进一步降低功耗。对于AI芯片、高性能计算以及DRAM等主流存储器技术来说，这无疑是一个积极信号。

更值得关注的是，如果未来能够把硅与其他半导体材料共同集成到同一块单片3D芯片中，应用空间还会进一步扩大。例如，通过垂直堆叠不同类型的单晶半导体，未来或可实现超高灵敏度X射线探测器面板，或打造更紧凑的多光谱成像系统。相关研究论文已经发表在Nature上[1]。

图丨相关论文（来源：Nature）

“多年来，人们一直认为，制造单片3D芯片必须依赖新型稀有材料，比如碳纳米管、金属氧化物半导体或二维半导体（例如二维硫族化合物）。”UIUC副教授曹庆（Qing Cao）在接受媒体采访时表示，“但事实上，硅材料本身也可以实现这一点，这意味着该技术有机会直接兼容现有半导体制造工艺，从而显著加快产业化进程。”曹庆的研究方向涵盖非常规电子系统、高性能纳米电子器件和生物电子学，曾入选《麻省理工技术评论》“35岁以下科技创新35人”全球榜单。

图丨曹庆教授（来源：UIUC）

传统微芯片中广泛使用的MOSFET（金属氧化物半导体场效应晶体管），通常需要由n型和p型半导体形成p-n结才能正常工作。而这款新型3D芯片的重要创新点在于，它从材料和器件结构源头进行了重新设计——在堆叠工艺开始前，就先制备好无结晶体管。所谓无结晶体管，是指其源极、沟道和漏极全部采用纯p型或纯n型材料，因此无需形成p-n结，整体结构也更加简洁。

制造高性能硅器件一般需要接近1000°C的高温工艺。然而现实难点在于，第一层电路和金属互连完成后，后续各层加工温度必须控制在400°C以下，否则就可能破坏已经形成的底层结构。而无结晶体管对高温工艺的依赖更低，在这项研究中，整个关键流程只需不超过200°C，成功避开了单片3D集成中的温度瓶颈。

图丨单晶硅纳米膜的晶圆级整体三维堆叠结构（来源：Nature）

从制造工艺角度来看，无结器件结构更简单，天然有助于降低制程复杂度、压缩成本并提升良率。研究团队在75毫米硅晶圆上制备了三层无结晶体管，每层625个器件，分布在40×40 mm²区域内。最终良率达到98%到100%，而器件性能也与高温工艺制备的标准硅晶体管大体相当。

支撑这一成果的关键技术，是晶圆级辊移印刷工艺——将均匀掺杂的单晶硅薄膜一层层转移并铺设到目标位置。每层薄膜厚度不足10纳米，比头发丝细上万倍。正是这种超薄且柔性的特性，使硅纳米膜能够更好贴合下层微观表面形貌，从而避免传统刚性晶圆键合中常见的空隙、翘曲等问题。

为了确保硅纳米膜在转移和堆叠过程中保持稳定，并避免出现裂纹或褶皱，研究团队还对工艺流程进行了多项工程优化。例如，在蚀刻步骤中加入表面活性剂以降低表面张力；引入聚合物支撑层以增强机械稳定性；再通过辊压层压工艺施加均匀压力。正是这些细致的工艺改进，保证了三维集成过程的可靠性。

从实测性能数据来看，该技术表现同样出色：p型晶体管的饱和电流密度超过650微安/微米，n型晶体管达到550微安/微米，开关比高达10的6次方，亚阈值摆幅维持在80到120毫伏/十倍频之间。

图丨单片式3D集成逻辑电路（来源：Nature）

在电路验证方面，研究团队将p型和n型晶体管分别布置在不同层，再借助垂直金属互连把它们连接起来，构建出多种逻辑门和功能电路，包括反相器、与非门、或非门，以及六晶体管SRAM单元。测试结果显示，三维反相器和与非门的集成密度相比传统平面布局提升了约1倍，而存储单元的集成密度则提升了约3倍。

这项研究传递出一个非常关键的信号：实现垂直堆叠，并不一定要以牺牲晶体管性能为代价。与此同时，这种辊式转印设备与制造流程又能够兼容现有半导体产线，为基于单晶硅继续推进摩尔定律提供了一条具备扩展潜力的新路线。

当然，目前这项3D硅芯片技术仍处于实验室验证和小规模原型阶段。随着后续工艺向大规模量产持续推进，未来有望制造出集成密度更高、能效更优、互连距离更短的新一代芯片。据了解，研究团队已经在与IBM、英特尔和台积电等公司洽谈合作，推动相关技术尽快落地应用。

参考资料：

1.Lam, B., Yu, Y.M., Nam, H. et al. Monolithic three-dimensional integration of silicon transistors. Nature (2026). https://doi.org/10.1038/s41586-026-10496-6

2.https://spectrum.ieee.org/3d-chips

3.课题组主页：https://qingcaolab.matse.illinois.edu/group/