芯片设计效率提升一倍？这可不是空话。7月20日，日本先进半导体制造商Rapidus与EDA巨头Cadence正式宣布，双方将在芯片设计AI辅助领域深度联手，目标直接指向将设计周转时间（TAT）压缩一半。

具体来说，Rapidus在其AI辅助设计产品线Raads中新增了两款工具——Raads Navigator和Raads Indicator。这两款工具集成了Cadence的InnoStack AI Super Agent，能够在关键的SoC工作流程中实现智能体设计编排，自动协调从早期架构探索到实现、再到最终验收的各个环节。换句话说，AI不再是只负责某个单点任务的工具，而是成为整个设计流程的“总指挥”。

这次集成的核心思路，是通过在设计生命周期中引入数据驱动的优化，帮助团队应对先进节点带来的复杂度挑战，让设计过程更可预测，同时大幅提升工程效率。要知道，到了7nm、5nm甚至更先进节点，芯片设计中的变量呈指数级增长，人的经验与直觉越来越难以应对，AI智能体恰恰能补上这块短板。

Cadence的CEO Anirudh Devgan说得直白：先进节点的SoC设计，越来越需要AI智能体来编排复杂工作流程，而不仅仅是优化单个任务。将双方技术整合到一起，目的就是帮助客户提升生产力、加速设计交付。Rapidus的CEO小池淳义也表态，通过整合Cadence的AI技术，公司能显著缩短设计周转时间，从而实现更快速的创新。

据透露，双方将在2026年的CadenceLIVE Japan大会上进一步讨论这次合作，Rapidus还会发表主题演讲。这背后释放的信号很明确：芯片设计行业正在从“人海战术+EDA工具”的传统模式，转向“AI智能体协同驱动”的新范式。

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