SK海力士优化HBM4封装：性能提升与结构创新解析
AIPress.com.cn报道
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3月4日消息，据ZDNet援引行业知情人士透露，SK海力士正在积极推进面向HBM4的封装架构调整方案，目前相关技术已进入验证阶段。若实现商业化量产，有望满足NVIDIA对第六代HBM4的高性能目标，并为后续产品性能提升提供更灵活的空间。
报道指出，HBM4性能提升的核心瓶颈之一在于I/O数量将翻倍至2048个。更高的I/O规模虽然能显著提升带宽，但也带来信号干扰风险，同时增加了电压传输复杂度，特别是在底部逻辑层向顶部DRAM层高效供电方面面临挑战。
为应对这些问题，SK海力士正针对HBM4及后续产品采用新的封装策略。其主要措施包括增厚部分上层DRAM芯片厚度，以及缩小DRAM层间间距。
在现有HBM4结构中，为满足整体高度约775微米的限制，DRAM芯片通常需要通过背面研磨进行减薄处理。过度减薄可能削弱芯片机械强度，增加外部冲击下的风险，并对性能产生不利影响。通过适度增加部分上层DRAM厚度，SK海力士旨在增强堆叠结构的稳定性。
与此同时，公司尝试缩小DRAM层间距，以避免整体封装高度增加，并提升电源效率。更紧凑的层间结构有助于缩短信号路径，提高数据传输速度，同时降低向顶部层供电所需功耗。
不过，层间距收窄也带来工艺难题。报道指出，较窄间隙会增加MUF（模塑底部填充材料）注入难度。MUF承担绝缘与保护功能，若填充不均或产生空隙，可能导致芯片缺陷。为解决这一问题，SK海力士开发了新的封装工艺，目标是在不大幅改变现有设备与流程的前提下，实现更小层间距与稳定良率。内部测试结果据称已取得积极进展。
若该技术实现量产，将有助于缩小HBM4及后续产品的DRAM间距，并提升整体性能。报道援引业内人士称，该方案意在突破现有HBM技术限制，同时避免大规模资本开支投入。若顺利商业化，可能对高端存储市场产生连锁影响。但报道亦指出，大规模量产阶段仍存在不确定性。
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