美国多所顶尖高校与本土晶圆厂联手，成功研发出一种全新的单片三维（3D）芯片。这项技术将存储与计算单元在垂直方向紧密堆叠，有望大幅提升芯片内部数据传输效率，被视为突破人工智能硬件“内存墙”瓶颈的重要里程碑。

该成果由斯坦福大学、卡内基梅隆大学、宾夕法尼亚大学、麻省理工学院联合美国本土代工厂 SkyWater Technology 完成，是首款在美国商业晶圆厂制造的单片3D芯片。其垂直互连布线密度创下了当前3D芯片的新高，实测和仿真数据显示，其性能可比传统二维芯片提升约一个数量级。研究团队强调，这不仅是性能上的突破，也为美国在本土推进先进芯片制造提供了新范式。

与传统的将所有电路“平铺”在同一平面的二维芯片不同，这款原型芯片采用多层极薄电路层垂直堆叠，并通过高密度垂直连线将各层紧密相连。这使得数据在存储单元和计算单元之间可以在芯片内部“上下穿梭”，显著缩短传输路径。在这样的架构下，本地可用内存显著增加，数据不必频繁在远端存储与计算核心之间往返，从根本上缓解了长期困扰高性能与AI芯片的“内存墙”瓶颈。

“内存墙”指的是计算单元的运算能力不断提升，而芯片内部与外部存储之间的数据传输速率却难以同步跟上，导致处理器常常“等数据”，算力被严重浪费。数十年来，半导体产业主要依靠不断缩小晶体管尺寸、在同一平面上塞入更多器件来缓解这一问题。但这一路线正逼近物理极限，被称为“微缩墙”。此次新型单片3D芯片通过在垂直方向整合存储与逻辑电路，相当于在芯片内部修建了成排“电梯井道”，使大量数据可以同时在不同“楼层”之间高速流动，从而在“内存墙”和“微缩墙”的双重限制下寻找到新的出路。

此前业界也曾尝试通过上下叠合多颗已完成制造的芯片构建3D系统，但这种“堆叠芯片”方式在层间连接上往往较为粗糙、稀疏，仍然存在明显瓶颈。此次研究采用的是“单片”3D工艺：各功能层在同一晶圆上依次直接生长和加工，通过低温制程避免损伤下层电路，因此可以在更小尺度上进行高密度互连。这一工艺完全在 SkyWater 位于明尼苏达州布鲁明顿的商业晶圆厂中完成，被视为从实验室概念迈向可规模化量产架构的重要一步。

在性能方面，早期硬件测试显示，目前这一原型芯片相比可比的二维设计已实现约四倍性能提升。进一步的仿真结果表明，当在此基础上继续增加垂直堆叠层数、构建更高“楼层”的架构时，在包括基于 Meta 开源大模型 LLaMA 的实际AI负载上，整体性能可实现最高约十二倍提升。研究团队尤其强调，新架构在能效–延迟乘积（EDP）这一衡量速度与能效综合表现的关键指标上，理论上有望实现100倍至1000倍的改善。

通过极大缩短数据搬运距离并增加垂直通道数量，该芯片有望同时兼顾更高吞吐量和更低单次操作能耗，不再需要在性能和功耗之间做传统意义上的“二选一”。研究者将这一点视为支撑下一代大规模AI系统、朝着“千倍硬件性能提升”目标迈进的关键路径之一。他们认为，此次突破为未来AI硬件演进打开了一个全新的技术维度，有能力支撑训练和运行更大、更复杂、更实时的模型。

这项工作的重要意义还体现在产业与人才培养层面：通过在美国本土商业晶圆厂成功流片单片3D芯片，团队认为为构建“在美国设计、在美国制造”的先进芯片体系提供了现实范本。研究者将其类比为上世纪80年代集成电路革命——当年一批在美国高校学习芯片设计与制造的学生推动了硅产业的腾飞。如今向单片3D集成的转变，同样需要新一代工程师掌握全新的工艺与架构知识。

在美国“微电子公地”（Microelectronics Commons）计划、加州–太平洋西北 AI 硬件枢纽（Northwest-AI-Hub）等项目的资助与合作下，相关高校已开始围绕3D集成和AI专用硬件展开系统化培养。参与者指出，能够在本土制造先进3D芯片，不仅意味着性能指标上的领先，更意味着在创新节奏、供应链安全以及AI技术发展方向上掌握更大主动权。

据介绍，这项研究在斯坦福大学工程学院、卡内基梅隆大学工程学院、宾夕法尼亚大学工程与应用科学学院和麻省理工学院联合开展，全部芯片制造由 SkyWater Technology 负责。项目获得了美国国防高级研究计划局（DARPA）、美国国家科学基金会研究生奖学金项目、三星、斯坦福 Precourt 能源研究所、Stanford SystemX 联盟、美国国防部“微电子公地”AI硬件枢纽、美国能源部以及国家科学基金会“半导体未来计划”等多方资助。

编译自 / ScitechDaily