近日，日本印刷株式会社（DNP）正式对外公布，已成功开发出电路线宽仅为10纳米（nm）的纳米压印（NIL）光刻模板技术。这项突破性技术可用于实现相当于1.4纳米的逻辑半导体图形化，从而满足智能手机、数据中心以及NAND闪存等设备中尖端逻辑半导体日益增长的微型化需求。

据悉，该产品将于2025年12月17日至19日，在东京国际展览中心举办的日本国际半导体展上进行展出。

近年来，随着全球对算力需求的持续攀升，尖端半导体小型化的需求也日益增长。这有力推动了基于极紫外（EUV）光刻技术的芯片生产不断向前发展。

然而，由于EUV光刻设备造价极其高昂（单台成本高达1.5亿美元），这导致生产线建设成本愈发高企。同时，光刻过程本身能耗也非常惊人。因此，业界迫切需要一种既能降低制造成本，又能减少环境影响的全新解决方案。

正因如此，在光刻机市场与ASML竞争中失利的日本厂商佳能（Canon）近十多年来，一直在与日本光罩（掩模版）等半导体零部件制造商——大日本印刷株式会社（DNP）合作，共同研发纳米压印工艺。

所谓纳米压印技术，并非采用传统光学成像投影原理，将集成电路的微观结构转印到硅晶圆上，而是一种更加类似于印刷技术的方案，即通过直接压印的方式形成电路图案。

在晶圆上只需进行一次压印，就能在特定位置生成复杂的2D或3D电路图形。这种方法不仅操作非常便捷，而且能够在无需EUV光刻机支持的情况下，实现5纳米级别的制程工艺。与此同时，它还能在设备采购成本和芯片制造成本方面带来显著降低。

2024年10月，佳能正式发布了基于纳米压印技术（NIL）的芯片制造设备FPA-1200NZ2C，为生产先进制程芯片开辟了一条成本更低的全新路径。

根据佳能的介绍，其纳米压印设备可以支持10纳米以下的尖端制程制造，甚至有望支持至5纳米制程。

相较于目前已商业化的EUV光刻技术，虽然纳米压印技术的芯片制造速度要比传统光刻方式慢，但该技术能够将芯片制造的能耗大幅减少约90%，同时设备采购成本也可降低90%。

佳能首席执行官御手洗富士夫此前曾指出，佳能纳米压印设备的“价格将比ASML的EUV光刻机低一位数（即仅为后者的10%左右）”。

不过，即便如此，纳米压印技术与ASML成熟的EUV光刻技术相比，其市场竞争力仍然相对有限。但是，随着制造工艺进入埃米级别，ASML的高数值孔径（High-NA）EUV光刻设备将会带来更高的制造成本。如果纳米压印技术也能够推进到埃米级别，那么其无疑将展现出更加强劲的竞争优势。

而对于纳米压印技术本身而言，其能够实现的半导体制程工艺等级，直接取决于纳米压印模板的精度。

与光学曝光可进行倍数缩放不同，纳米压印需要以1:1的实际尺寸精确刻写“主模板→子模板→工作模板”，每一步都可能产生微小的误差和缺陷。

特别是对于20纳米以下的特征尺寸，则必须依赖最先进的多光束电子束写入机（MBMW）进行支持。特征尺寸越尖端，制造的难度、成本以及对良率的控制压力也就会变得越显著。

自2003年以来，DNP公司一直致力于开发纳米压印光刻模板。通过将刻有电路图案的模板直接压印并转移到基板上，从而降低曝光过程中的巨大能耗，并积累了独特的技术诀窍。

现在，DNP宣布已经成功开发出一种具有10纳米线宽的纳米压印光刻模板，其工艺水平相当于当前的1.4纳米制程。该技术有望替代部分EUV乃至高数值孔径EUV工艺，用于制造尖端的逻辑半导体，以满足客户对成本控制的迫切需求。

通过提供这种先进模板，DNP将拓宽客户半导体制造工艺的选择范围，从而帮助客户降低制造成本并减少对环境的影响。

据了解，DNP是借助自对准双重图形化技术，成功实现了具有10纳米线宽的纳米压印光刻模板的小型化。该技术通过在光刻系统形成的图案上进行薄膜沉积和蚀刻，从而使图案密度得以加倍。

△DNP开发了电路线宽为 10nm 的纳米压印模板的流程

△DNP纳米压印掩模上，线宽为10nm的线

DNP明确指出，“采用纳米压印光刻技术的超精细半导体节能工艺”，其功耗将降低至传统曝光工艺（例如ArF/浸没式DUV、EUV）的十分之一左右。

目前，DNP正与半导体制造商及其他客户展开积极沟通，并已开始对纳米压印光刻模板进行评估工作，目标是计划在2027年开始实现量产。

展望未来，为了进一步推进半导体小型化和降低制造成本，DNP宣布将继续推动NIL模板的深度开发，并加强其生产体系以满足不断增长的市场需求。公司目标是到2030财年，将NIL相关销售额提升至400亿日元。

文章出处：芯智讯