随着ChatGPT 等人工智能应用的爆发式增长，全球对算力的需求正以指数级态势攀升。然而，人工智能的发展不仅依赖于性能强劲的计算芯片，更离不开高性能内存的协同配合。

传统内存已难以满足AI 芯片对数据传输速度的要求，而高带宽内存（HBM）凭借创新的堆叠设计，成功攻克了带宽瓶颈、功耗过高以及容量限制这三大关键难题，为 AI 应用的高效运行提供了重要支撑。

但如今，传统HBM已经受限， 3D DRAM能够提供更高带宽。同时还能进一步优化功耗表现，全球的存储厂商也普遍将3D DRAM视为下一代内存技术突破带宽瓶颈的关键方向。

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3D DRAM：下一代DRAM存储技术

在传统平面DRAM 制程微缩逐渐逼近物理极限的当下，3D DRAM 应运而生，成为了 DRAM 存储技术发展的新方向。

传统DRAM的存储单元采用平坦化设计，这一结构极大地限制了存储密度的提升。而3D DRAM 通过垂直堆叠存储层的创新方式，能够在相同的空间占用范围内集成更多的存储单元，从而在不增加芯片面积的前提下，显著提高存储容量。

随着DRAM 制程工艺的不断缩小，电流泄漏、信号干扰等问题愈发严重，尤其是 16nm 以下的 DRAM 制造，面临着巨大的技术挑战。3D DRAM 借助垂直堆叠存储单元的独特架构，实现了对有限面积的高效利用，有效缓解了制程微缩带来的困境。

需要特别注意的是，HBM 属于堆叠芯片存储器，与 3D NAND 闪存这类单片芯片存在本质区别。若能在 HBM 架构中应用单片 3D DRAM 芯片，将有望为存储性能带来立竿见影的提升。

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4F² 结构是关键突破口，行业巨头争相布局

头部DRAM 厂商持续推进 DRAM 制程的升级，但在平面结构下，制程的进一步缩小已接近极限，此时 3D DRAM 的出现成为了突破瓶颈的关键。要实现对有限面积的高效利用，存储单元布局必须打破传统的水平排列模式，其核心发展路径主要分为两类：一是将存储单元结构垂直化，以大幅压缩空间占用；二是借鉴建筑领域的堆叠逻辑，实现存储单元阵列的立体排布。

4F² 结构作为存储单元垂直化的关键技术方案，通过将传统水平分布的源极、栅极与漏极转化为垂直层级结构，使单个存储单元的面积缩减约三分之一，为 DRAM 的高密度集成奠定了坚实基础。

4F² 以最小特征尺寸 F 来描述存储单元面积，这一表述方式与标准逻辑单元高度（如 “6T 单元”）的轨道度量类似。在 DRAM 中，最小特征尺寸通常指字线或位线的宽度，或是它们之间的间距。4F² 作为一种简洁的存储单元布局密度表示方法，便于不同技术方案之间的比较。理论上，4F² 单元的尺寸仅为 6F² 单元的三分之二，这意味着在不缩小最小特征尺寸的情况下，存储密度有望提高 30%。不过需要注意的是，存储密度的扩展并非仅受单元布局影响，还受到其他多种因素的制约，因此实际应用中密度提升幅度可能会低于理想状态下的 30%。

4F² 单元是单个位单元的理论极限。要理解这一点，需明确特征尺寸既可以指线宽，也可以指线与线之间的间距（即半间距）。在线宽与间距组成的图案中，间距实际为 2F 而非 F，由此可见，单个位单元可能达到的最小尺寸为 4F²，而非单纯的 F²。这也就意味着，一旦实现 4F² 架构，DRAM 在水平方向上的扩展，就只能依赖于缩小最小特征尺寸 F 本身。但就目前的技术发展情况而言，缩小 F 的难度正迅速增大，甚至在未来可能完全不具备可行性。

在4F² 技术架构的研发方面，行业巨头纷纷发力。三星正在积极开发垂直通道晶体管（VCT）DRAM，SK 海力士则全力推进垂直栅极（VG）DRAM，两者均以 4F² 为核心技术架构。美光公司的NVDRAM（其中 NV 代表非易失性）于 2024 年在国际电子器件会议（IEDM）上首次亮相，在 2025 年的超大规模集成电路研讨会（VLSI 2025）上再次引发关注。这款 NVDRAM 采用 4F² 架构，结合了钌字线和 CMOS 底层阵列的铁电（HZO）DRAM 技术，展现出了独特的技术优势。

除了传统芯片巨头，新兴企业也在3D DRAM 领域积极探索。NEO Semiconductor公司宣布推出一项全新技术，旨在彻底改变当前 DRAM 存储器的发展格局。该公司推出了两款全新的 3D X-DRAM 单元设计，分别为 1T1C（单晶体管单电容）和 3T0C（三晶体管零电容）。按照计划，NEO Semiconductor 预计于 2026 年生产出 3D X-DRAM 的概念验证测试芯片，这款芯片的存储容量有望达到当前普通 DRAM 模组的 10 倍，将极大地提升 DRAM 的存储能力。

此外，NEO Semiconductor 还表示，基于 3D X-DRAM 技术，能够生产出 230 层的 128Gbit DRAM 芯片，其存储密度是当前 DRAM 的 8 倍。在人工智能应用持续发展的背景下，下一波 AI 应用（如 ChatGPT）对高性能、大容量存储半导体的需求将大幅增长，而 3D X-DRAM 技术正是满足这一需求的关键所在。

不仅如此，NEO Semiconductor 基于 3D X-DRAM 技术，还研发出了全球首款 X-HBM 架构。该架构实现了 32K 位数据总线和 512Gbit 的存储容量，其带宽和存储密度分别达到现有内存的 16 倍和 10 倍，成功突破了传统 HBM 技术的瓶颈，将为 AI 芯片提供超高带宽和超大容量的存储支持，进一步推动人工智能技术的发展。

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3D DRAM接近现实！沉积技术实现突破

近日，比利时微电子研究中心（IMEC）与根特大学的研究人员联合发布论文，宣布他们在 120 毫米晶圆上成功生长出 300 层硅（Si）和硅锗（SiGe）交替层，这一成果标志着 3D DRAM 的研发取得了关键进展，让 3D DRAM 离商业化应用又近了一步。

挑战始于晶格不匹配。硅和硅锗晶体的原子间距略有不同，因此当堆叠时，各层自然会想要拉伸或压缩。可以把它想象成试图堆叠一副牌，其中第二张牌都比第一张牌稍大——如果没有仔细对齐，牌堆就会扭曲和倾倒。用半导体术语来说，这些“倾倒”表现为位错，即可能会破坏存储芯片性能的微小缺陷。

为了解决这个问题，该研究团队仔细调整了SiGe 层中的锗含量，并尝试添加碳，碳就像一种微妙的胶水，可以缓解压力。它们还在沉积过程中保持极其均匀的温度，因为反应器中即使是微小的热点或冷点也会导致生长不均匀。

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3D DRAM降低光刻设备依赖，中国优势凸显

据了解，三星的VCT DRAM 预计最快将在未来两到三年内推出实物产品，并正式面向市场；2024 年，SK 海力士展示了采用 5 层堆叠结构的 3D DRAM 原型产品，其良率达到了 56.1%，展现出了良好的产业化前景；美光则在 3D DRAM 专利领域占据优势，拥有数量众多的专利，其技术路径主要是在不改变存储单元（Cell）放置的情况下，对晶体管和电容器的形状进行创新设计。

值得关注的是，在3D DRAM的工艺流程中，图形化步骤大幅精简，高难度蚀刻/沉积工序显著增加。二维NAND曾是光刻精度竞赛的主战场，其存储单元平面微缩需求远超DRAM与逻辑芯片。但转向三维架构后，NAND通过堆叠层数实现密度跃升，高深宽比蚀刻等重要性凸显。3D DRAM趋势下，产业价值正在从光刻设备向蚀刻、沉积环节迁移。

目前中国大陆在光刻设备资源方面受到一定限制，而3D DRAM 的技术特点恰好使其对光刻设备的依赖程度较低。这一特点为中国大陆在3D DRAM 领域的发展提供了有利条件。在关键设备研发方面，国内企业取得了重要进展。中微公司已经成功开发出深宽比达到90:1 的刻蚀设备，能够满足 3D DRAM 制造过程中对高精度刻蚀的需求，为国内 3D DRAM 产业的发展提供了重要的设备支持。

此外，在4F²和3D DRAM中，有一项重要技术是将控制电路（周边电路，如感应放大器、WL驱动器、解码器等）垂直堆叠，芯片面积可以进一步缩小，就需要将绘制有DRAM单元阵列的晶圆和绘制有控制电路的晶圆分开制作，再进行W2W键合。而青禾晶元等国产键合设备厂商已经突破混合键合、常温键合等技术。

相应地，国内存储厂商也积极布局3D DRAM相关技术。龙头存储厂商布局已具有Xtacking架构的DRAM专利。根据国家知识产权局 查询，早在2020年其就申请了关于具有Xtacking架构的DRAM专利，Xtacking架构为其生产3D NAND存储器的特有架构，采用了三维晶圆混合键合工 艺。根据专利描述，具有Xtacking架构的DRAM存储器包括具有形成于其中的阵列晶体管的第一晶圆，和具有形成于其中的电容器结构的第二晶圆，以及形成于第一晶圆和第二晶圆之间的包括多个键合结构的键合界面。

目前，3D DRAM 的研发正在全球范围内同步推进。中国芯片制造商在 3D DRAM 领域具有成为潜在颠覆者的巨大潜力，因为国内企业有着强烈的动力去开发 3D 技术 ——3D 技术不依赖于先进的光刻技术，这一特点与中国当前的半导体产业发展环境高度契合，有望助力中国在全球存储芯片竞争中占据更有利的地位。