High-NA EUV（高数值孔径极紫外光刻）已跨越技术验证的门槛，但全球三大晶圆代工厂对其态度呈现明显分化：英特尔加速领跑，台积电精打细算，三星则暂时踩下刹车。从当前格局来看，各家的路线选择本质上并非技术先进性的比拼，而是取决于谁更需要High-NA技术来支撑其战略目标。
英特尔：一场不容失败的制程证明之战
2026年7月，ASML宣布，英特尔已在部分Panther Lake产品的特定Intel 18A工艺层中，采用EXE系列High-NA EUV设备，并成功进入高产量制造阶段。相关High-NA工艺层的良率，已与传统NXE低数值孔径（Low-NA）EUV平台达到同等水平。
然而，需要明确的是：并非整个Intel 18A工艺都使用High-NA，也不是所有Panther Lake产品全面铺开，而是部分产品、部分关键层率先应用。换言之，英特尔并非要用High-NA全面取代Low-NA，而是先在一个真实量产环境中，全面验证曝光、套刻精度、设备利用率、良率以及维护数据等关键指标。
早在2024年，英特尔就与ASML在俄勒冈州希尔斯伯勒的研发中心，完成了业界首台商用高数值孔径EUV光刻系统的集成。英特尔晶圆代工也是首家安装并通过第二代TWINSCAN EXE:5200B验收测试的公司。该设备基于TWINSCAN EXE:5000，在提升输出功率和套刻精度的同时，还应用了改进的光源技术。
那么，英特尔为何如此激进？因为对英特尔而言，High-NA的价值不仅在于减少多重曝光步骤，更关键的是，它能为Intel 14A工艺节点构建差异化竞争优势。
目前，英特尔代工业务正处于关键时间节点。近期，英特尔晶圆代工厂成功拿下AMD、NVIDIA和OpenAI的订单，其18A和14A制程节点的设计方案中标。据wccftech报道，18A工艺的良率已从上一季度的65%提升至85%，仅落后于台积电N2（2纳米）工艺90%的良率，但远高于三星SF2工艺50-60%的良率水平。
High-NA对英特尔而言，是另一张关键王牌。英特尔最新路线图已明确将High-NA EUV列为Intel 14A的重要技术之一，与PowerDirect背面供电技术并列。如果英特尔能率先掌握High-NA的量产能力，不仅有机会大幅改善晶体管密度和工艺复杂度，更重要的是，它能向潜在代工客户证明，自己仍具备率先导入下一代制造平台的能力。
因此，英特尔的路线可概括为：先在18A部分量产层中利用High-NA“练兵”，再在14A节点上扩大应用范围。这条路线成本最高、风险也最大，但英特尔需要用技术领先来换取时间。对台积电而言，High-NA是一个成本选择；对英特尔来说，它更像是一场必须赢下的制程证明之战。
台积电：不是不用，而是暂时没有迫切需求
与英特尔的激进不同，台积电对High-NA的态度明显更为克制。作为全球掌握超过90%先进制程代工份额的巨头，苹果、英伟达等客户高度依赖其供应链，台积电的首要任务始终是“帮客户控制成本、保障良率、稳定交付”。因此，从2nm（N2）、A16到A14节点，台积电都明确表示，不需要依赖High-NA EUV来实现技术目标。
在2026年第二季度业绩会上，台积电CEO魏哲家明确承认，High-NA是一套性能出色的设备，但也强调，导入时间取决于三个条件：技术能力、成熟度以及成本是否合理。魏哲家还特别提到了High-NA设备的半视场（Half-Field）问题。由于High-NA采用变形光学系统，单次曝光面积仅为传统EUV的一半，大尺寸芯片可能需要进行曝光场拼接，这会带来套刻精度、良率、生产效率和设计上的多重限制。台积电会将所有这些因素，全部计入制造成本考量。
台积电暂时不采用High-NA的底气，在于A14节点本身无需依赖它。那么，不使用High-NA，台积电A14靠什么实现20%的密度提升？
答案是：台积电将High-NA原本能够提供的分辨率收益，拆分到了晶体管、标准单元、掩模、计算光刻、图形化、互连和良率控制等多个环节中，通过一整套协同优化策略，继续挖掘0.33 NA EUV的潜力。台积电目前规划A14在2027年风险试产、2028年量产。
具体来看，A14的首要增益来自晶体管本身。A14采用其第二代纳米片GAA（环绕栅极）晶体管架构。相比N2，A14最新公开的目标是：预计可在相同功耗下提升10%—15%的性能，或在相同性能下降低25%—30%的功耗，并实现接近20%的逻辑密度提升。
A14另一个已公开的核心技术是NanoFlex Pro。通过设计-工艺协同优化（DTCO），让客户根据不同功能模块，对性能、功耗和面积进行更细粒度的选择。台积电高级副总裁Kevin Zhang曾明确提到，A14正是依靠强大的DTCO，大幅延缓了对高数值孔径光刻机的依赖。
此外，还有Low-NA多重图形化技术。A14仍将以0.33 NA EUV为主要先进光刻平台，在能够单次曝光的层上继续单次曝光，只在最紧密、最复杂的少数关键层，增加必要的图形分割和多重曝光工序。
掩膜技术同样至关重要。台积电正在通过更复杂的曲线掩模、更高分辨率的多电子束写入以及更精细的掩模修正，来提高0.33 NA EUV在极限图形上的可制造性。台积电在年度报告中明确披露，面向A14及更先进节点，其掩模技术研发包括：优化EUV掩模基板材料，提高多电子束掩模写入设备的分辨率，优化掩模制造工艺，改善曲线图形的关键尺寸均匀性，提高图形保真度和套刻精度，使用先进电子束检测与修复技术降低掩模缺陷。同时，台积电还在开发新的EUV掩模保护膜和掩模基板，以提高良率、生产率和设备应用效率。
台积电最大的优势，恰恰在于可以等待。它拥有规模最大的NXE装机基础、成熟的多重曝光技术、较高的产能利用率以及稳定的客户需求，无需为了证明技术领先而提前承担High-NA的巨额折旧成本。
当然，这并不代表台积电会拒绝High-NA。台积电2025年已启动面向High-NA扫描设备的光刻技术开发，但它更希望等到以下条件成熟：High-NA设备的吞吐量和可用率得到进一步提升；光刻胶、掩模、检测和量测生态完全成熟；使用High-NA节省的工序成本超过新增折旧；有足够多的客户订单来摊薄设备成本；大芯片的半视场拼接问题得到有效控制。
三星处于观望阶段
据TrendForce及韩国业界最新报道，三星已在其华城（Hwaseong）园区先后完成两台ASML High-NA EUV设备（包含Twinscan EXE系列）的安装部署，总投资额突破1万亿韩元（约合7.7亿美元）。其中首台设备于2025年进场用于研发测试，第二台于2026年上半年完成引入。然而，三星至今仍未将其正式导入任何商业化流水线，相关量产部署整体处于暂缓与观望状态。
报道分析认为，三星的谨慎并非因为技术不达标，而是来自晶圆代工业务（Foundry）严峻的损益表压力。High-NA设备单价高达约4亿美元，接近传统Low-NA EUV的两倍。在晶圆代工部门自2024年以来持续承压、正在争取盈亏平衡的敏感节点，一旦将该设备强行划归商业生产线，其巨额的硬件折旧、厂务运维、专属光掩模及配套研发成本将立即计入财务报表，极易将代工业务拖回亏损泥潭。
三星面临的现实问题包括：第一，先进节点（如2nm GAA）的客户签约量和订单规模与台积电仍有差距，产能利用率若不足以摊薄折旧，成本将难以承受；第二，虽然报道称三星2nm试产良率已取得明显进展，但High-NA设备无法自动解决纳米级的晶体管架构优化、EDA软件设计生态及封装配套问题；第三，在英特尔高调将High-NA导入18A/14A节点、台积电高调算账观望的夹击下，三星若贸然大规模量产，只会扩大固定成本风险。
因此，三星当前更理性的策略是“备而不用”：将已采购的High-NA设备留在研发与试点线（Pilot Line）用于试产和工艺摸底，严格控制商业化规模的扩展。
未来，三星最有可能的突破口依然在1.4nm（SF1.4）级逻辑工艺，以及下一代垂直通道晶体管（VCT）先进DRAM领域。尤其是在DRAM领域，随着10nm以下存储单元图形精细度逼近物理极限，Low-NA多重曝光的掩模层数与工序复杂度急剧上升，High-NA EUV依靠单次曝光简化流程的经济价值，可能会比在逻辑代工中更早凸显。不过，三星目前尚未正式公布清晰的量产时间表。
SK海力士：为了HBM，决策极为果断
与逻辑代工领域的台积电、三星因“半视场”和巨额成本而举棋不定不同，存储龙头SK海力士在High-NA EUV上采取了极为果断的路线。
2025年9月，SK海力士在其利川M16厂安装了存储行业首台量产型High-NA EUV。与英特尔早期引进的试产型EXE:5000不同，SK海力士引入的是ASML的TWINSCAN EXE:5200B。这是真正面向高产能、大规模量产设计的型号，每小时晶圆吞吐量可达175片以上。
SK海力士计划在2026-2027年左右，将High-NA逐步渗入最前沿的0a nm级别DRAM，甚至未来的3D DRAM（垂直结构DRAM）生产中。
对于台积电等逻辑代工企业来说，大芯片（如AI GPU）会遭遇High-NA的“半视场（Half-Field）切割与拼接”难题，导致曝光效率反而变低。但存储芯片（DRAM）的物理特性截然不同：
1）避免多重曝光的噩梦：随着DRAM工艺演进至1b、1c乃至0a（10nm以下）节点，如果继续使用Low-NA EUV，必须经过3次甚至4次EUV多重曝光。这会导致光罩层数剧增、工序极其繁琐，良率暴跌。而High-NA的单次曝光，能大幅简化工艺流程。
2）支撑HBM核心微缩需求：HBM的技术迭代，对基础DRAM颗粒的电容密度、通道线宽有着近乎苛刻的要求。SK海力士为了保持其在NVIDIA供应链中的绝对统治地位，必须依靠High-NA实现更小尺寸下的高集成度和极致性能。
ASML：最大的赢家
无论晶圆厂打着怎样的算盘，作为独家供应商的ASML，始终立于不败之地。
以其2026年第二季度财报为例：ASML净销售额达到93亿欧元，毛利率高达54.0%，净利润29亿欧元。在66亿欧元的系统销售额中，EUV设备收入约38亿欧元，非EUV设备收入约28亿欧元，而EUV收入中只包含了一套High-NA系统。
也就是说，High-NA虽然具备极高的战略价值和单机价格，但目前并不是ASML收入增长的主要来源。
ASML真正的“三驾马车”动力十足：
第一个是Low-NA EUV。ASML预计2026年交付大约65套Low-NA EUV设备，并计划将2027年的Low-NA EUV产能再提高约30%，同时已经获得了大量2028年的订单。背后的原因也很简单：2nm、3nm、HBM、先进DRAM及后续节点，仍然需要大量0.33 NA EUV设备。即便部分关键层转向High-NA，其他大量工艺层仍会继续使用NXE平台。
第二个是DUV浸没式设备。ASML计划在2027年将DUV浸没式设备产能提高约30%，目前的产能约为130台，并正在研究在2028年再提高30%的产能。因为先进芯片并不是所有层都使用EUV，大量非关键层、成熟工艺、模拟芯片、功率器件及先进封装，仍然需要DUV。High-NA的出现不会让DUV需求消失，反而可能随着晶圆厂整体产能扩张而同步增长。
第三点，很多人可能想不到，那就是装机服务与升级。第二季度，ASML的装机管理收入接近28亿欧元。随着全球EUV和DUV设备装机数量的增加，维护、升级、光源功率提升、生产率改造和计算光刻服务，会形成一笔持续性的收入。这部分价值在于，无论客户选择提前导入High-NA，还是继续依赖Low-NA多重曝光，ASML都能从中获得收入。
ASML目前预计2026年总净销售额将在430亿欧元至450亿欧元之间，毛利率将在54%至56%之间。
写在最后
无论如何，High-NA EUV的竞争已经从技术可行性阶段，正式进入经济可行性阶段。
ASML的High-NA具备8纳米级分辨率，相较0.33 NA EUV能够打印大约1.7倍的特征尺寸，理论晶体管密度提升潜力达到约2.9倍，并可能通过单次曝光替代部分多重曝光。但设备价格、半视场曝光、芯片拼接、光刻胶、掩模、检测设备、吞吐量和产能利用率，共同决定了它是否比Low-NA更划算。
四大巨头最终的分化，不过是各自商业现实的映射：英特尔缺的是时间，所以愿意为“技术领先”支付溢价；三星缺的是代工利润，所以不敢盲目扩大固定折旧；台积电缺的不是技术，所以稳坐钓鱼台，计算最佳ROI；SK海力士为了HBM的绝对壁垒，在存储赛道上率先抢跑；而ASML，则揽尽天下订单，成为了这场路线分化背后最大的赢家。
