英伟达昨天（7 月 21 日）发布了一篇技术博文，详细拆解了 Vera CPU 的设计思路——这颗芯片不是为传统负载准备的，而是专为智能体 AI（Agentic AI）场景量身打造。可以说，这标志着 CPU 在 AI 计算链条中的角色正在发生根本性转变。
智能体 AI 的一个关键变化是：越来越多的关键执行路径被转移到了 CPU 上。智能体（Agents）在沙箱中运行代码、调用工具、检索上下文、与数据库交互，还要分析结果，最后再把信息送回模型。这些任务对 CPU 的要求与传统工作负载截然不同。
具体来说，智能体 AI 工作负载主要取决于以下几个因素：
- 即使插槽完全负载，也需要强大的单线程性能。
- 每个核心都要有足够的内存带宽，才能持续为大量活跃的执行上下文供数。
- 并发下的延迟必须可预测，这样智能体才能稳定地完成预定步骤。
- 还要高效处理不规则控制流、长依赖链和指针密集型数据结构。
英伟达在博文中反复强调，Vera CPU 就是围绕这些需求设计的，核心目标是在满负载条件下把单线程表现拉到极致。而这一切的根基，是 Olympus 核心。
Olympus 核心采用了四部分设计：前端、核心中段、执行引擎和缓存子系统。前端集成了一颗 10 宽解码引擎，并且每周期最多能处理 2 个已采用分支。更关键的是分支预测子系统——它搭载了神经分支预测器，专门用来提升复杂分支模式下的预测准确性。这一点对智能体 AI 那种大量不规则控制流来说，简直是雪中送炭。
再来看整体规格：Vera CPU 一共塞了 88 个 Olympus 核心，支持 176 个 SMT 线程。设计目标是在单线程高负载与更高线程密度两类场景之间灵活切换，同时尽量降低线程间的资源争用。这就像一辆既能跑高速又能拉货的多功能车，关键看怎么调校。
在片上互连与缓存部分，Vera CPU 搭载了 NVIDIA 自研的可扩展相干互连——NVIDIA Scalable Coherency Fabric（SCF）。
这个互连架构提供了最高 3.4 TB/s 的双向分区带宽，并且在全核心范围内集成了 164 MB 的统一 L3 缓存。缓存、核心、内存控制器、I/O 以及 NVLink-C2C 接口全部通过这条高速通道连接在一起，数据流动几乎没有瓶颈。
内存方面，Vera CPU 采用的是 SOCAMM2 LPDDR5X 内存。整个子系统的聚合带宽最高可达 1.2 TB/s，按单核计算则达到 14 GB/s。这个带宽水平面向的是高并发 AI、分析、图计算和强化学习负载——这些场景对内存带宽的饥饿程度，远非传统应用可比。
扩展与 I/O 方面，Vera CPU 支持双路扩展，通过第二代 NVLink-C2C 构建一致性双路平台。双路配置下，平台可以提供 176 条 PCIe 6.4 通道，并且支持 CXL 3.1。这意味着一台两路服务器就能拥有惊人的 I/O 扩展能力，特别适合那些需要挂载大量翻跟斗或存储设备的 AI 集群。
保密计算也没有落下。Vera CPU 基于 Arm CCA / RME，支持按虚拟机分配加密密钥，同时使用经过认证的 C2C 加密来保护一致性链路数据。在数据安全要求越来越高的今天，这个设计可以说是一步到位。
