近年来，5G、自动驾驶、超大规模计算以及工业物联网等领域发展势头强劲，而推动这些产业高速运转的核心，是AI和ML的大规模应用。这种技术布局不仅催生了更复杂的计算需求、更强的功能性和更快的数据传输速度，也给芯片研发人员带来了前所未有的挑战——下一代芯片必须更快、更智能。

算力和存储需求正在爆发式增长，这直接导致先进SoC设计和验证的压力呈指数级攀升。尤其是集成电路规模越来越庞大，从设计到流片的整个流程中，验证环节变得格外关键。有效的验证能确保电路在设计层面的完善，同时保证在实际应用中的稳定运行，进而降低修正和调整的成本与时间。

为了应对这一挑战并缩短验证周期，硬件仿真已成为超大规模集成电路验证的首选工具。它能在最短时间内完成电路功能的全面验证，大大压缩从设计到生产的周期。与此同时，AI/ML算力的飞速增长不仅加速了EDA工具本身的演进，还与EDA工具结合，形成了一种“双向加速”的良性循环。

去年年底，思尔芯推出了首款国产企业级硬件仿真系统——芯神鼎OmniArk。值得一提的是，芯神鼎在编译流程中引入了AI技术，这为芯片设计领域注入了新活力。芯神鼎搭载由AI驱动的智能编译引擎，能够大幅减少编译时间和内存占用，实现增量编译，并智能匹配P&R策略，显著提高布线成功率。下面，我们就从几个核心模块入手，深入拆解这套智能编译流程。

并行综合：打破传统编译瓶颈

传统综合方法，老实说，局限性不小。在集成电路设计领域，主流方法有两种：Top-down综合和Bottom-up综合。

1. Top-down综合
这种方法对整个设计进行全局处理，优化程度高，但综合时间通常很长，不适合快速迭代的项目周期。

2. Bottom-up综合
先对底层模型独立综合，再逐步并入上层模块。虽然能处理包含独立IP的复杂设计，但在超大规模集成电路（VLSI）中，速度和灵活性都明显不足。

对于超大规模设计，这两种方法往往成为编译瓶颈。除了时间效率低下，对计算资源（尤其是内存）的占用也相当惊人。

芯神鼎硬件仿真系统在并行综合上做了创新，采用Module-by-Module的综合方式。先对整个设计做必要的全局处理与优化（比如XMR处理），然后以Module为最小粒度，启动多核并行综合。这一步是系统最大的创新之一：它能充分利用服务器或集群的并行计算性能。所有模块综合完成后，再进行跨模块边界的逻辑优化。此外，系统会根据服务器配置和实际负载动态调节并行任务数量，实现负载均衡。

这种并行综合方式大大加速了超大规模集成电路的整体综合效率。测试数据显示，对于多核NVDLA这样的复杂设计，加速比可达10~100倍，多核设计尤其出色。可以说，芯神鼎通过并行综合技术，突破了传统方法在时间和资源效率上的局限。

图一：并行综合流程

高效率与高质量的智能P&R

在硬件仿真流程中，P&R（布局与布线）通常是编译的最后一步，负责生成最终的bitstream文件。现有编译工具提供了多种P&R选项，但问题在于——没有一种“通用”组合能适配所有场景。开发人员需要根据具体设计手动调整选项，费时费力。

1. 基于机器学习的智能P&R
芯神鼎采用了基于机器学习的智能P&R方法。通过大量实际P&R数据训练，生成的ML模型能在推理阶段输出最优参数组合。数据驱动的方式在多个关键指标上超过了人工专家——布线成功率显著提升，P&R总耗时也大幅减少。

2. 优化任务调度和并行计算
除了智能选项推荐，芯神鼎还优化了任务调度算法。通过智能调度，系统可以充分利用编译服务器的多核计算能力。具体的并行效率取决于服务器配置。

集成ML智能P&R与高效任务调度后，芯神鼎为FPGA设计提供了更高效、质量更可控的方案，既缩短了编译时间，又提升了输出结果的质量。

图二：任务调度和并行计算流程

增量编译

即使优化了编译流程，超大规模集成电路的设计中，编译时间仍可能成为项目进度的瓶颈。更棘手的是，对于那些已编译过但需微调的工程，每次全量编译都会大量消耗时间和计算资源。

增量编译是一种优化策略：只重新编译自上次编译后发生变化或被影响的代码部分，而非整个代码库。系统首先跟踪各模块的依赖关系，当某部分代码改动后，只重新编译那部分及其依赖项，最后与旧结果合并。对于大型项目，增量编译几乎必不可少。

芯神鼎采用了这种策略，搭载了先进的增量编译引擎，涵盖综合模块、Partition模块和工程生成模块等关键部分。二次编译时，系统能智能感知用户所做的任何修改，只针对修改部分重新编译，而非整个设计。这样一来，编译时间大幅缩短，资源使用效率也显著提升。

图三：增量编译流程

总结

AI与EDA的结合，代表的是一次跨越式的技术进步。它不仅有望延续并拓展摩尔定律的生命周期，还能显著节约研发时间和资本投入，提升行业整体竞争力。更进一步，这种结合为全球芯片设计开辟了全新可能——比如通过机器学习优化设计流程、缩短产品上市时间，或在更短时间内完成更复杂的设计任务。

芯神鼎硬件仿真系统集并行综合、智能P&R、增量编译等多项创新技术于一身，不仅大幅缩短了编译时间，还提高了整体编译质量。这些模块都运用了思尔芯自主研发的先进技术，为超大规模集成电路验证提供了强有力的支持。同时，这套方案具备极强的可扩展性，能够适应未来更高复杂度的工程需求。通过持续的研发和创新，芯神鼎有望成为推动集成电路设计行业进入新“智”元的重要力量，开启一个以数据和算法为驱动的芯片设计新时代。