Rapidus 与 Cadence 合作：AI 智能体加速先进芯片设计，目标周转时间减半

7 月 20 日，日本先进半导体制造商 Rapidus 与芯片 EDA & IP 巨头 Cadence 宣布在芯片设计 AI 辅助领域开展合作，促进 AI 智能体在先进制程 SoC 设计的应用，目标将芯片设计的周转时间 (TAT) 减半。这一合作旨在通过 AI 驱动的设计流程，应对先进节点复杂性的挑战，提升工程效率。

合作核心：AI 辅助设计解决方案升级

Rapidus 为其 AI 辅助设计解决方案产品线 Raads 新增与 Cadence 的 InnoStack AI Super Agent 集成，推出了两项关键工具：

• Raads Na vigator：用于设计流程的智能导航与编排。
• Raads Indicator：用于关键指标的实时监控与反馈。

通过这两项工具，Rapidus 能够在关键的 SoC 工作流程中实现智能体设计编排，自动协调从早期架构探索到实现和最终验收的各项任务。这意味着设计团队可以在整个生命周期中，借助 AI 智能体自动完成复杂的任务分配与协调，而无需人工频繁干预。

集成带来的实际效益

此次集成通过在设计生命周期中应用数据驱动的优化，旨在帮助团队：

• 管理先进节点的复杂性，例如 2nm 及以下工艺节点带来的设计挑战。
• 提高设计的可预测性，减少后期迭代和返工。
• 提升工程效率，让工程师专注于更高价值的创新工作。
• 助力 Rapidus 实现缩短设计周转时间的目标，目标是将 TAT 减半。

常见问题解答

Q: 什么是“周转时间 (TAT)”？
A: 在芯片设计中，周转时间指从设计启动到最终设计完成并交付制造所需的总时间。缩短 TAT 意味着芯片可以更快上市，适应快速变化的市场需求。

Q: AI 智能体在设计中具体做什么？
A: AI 智能体可以自动执行架构探索、逻辑综合、物理实现、时序验证等重复性任务，并基于历史数据和学习模型优化决策，从而减少人工试错过程。

小提示

对于希望部署类似 AI 辅助设计流程的团队，建议先评估现有设计流程中的瓶颈环节，然后逐步引入 AI 智能体进行试点。Rapidus 与 Cadence 的合作表明，数据驱动的优化和自动化编排是提升设计效率的关键路径。

此次合作标志着先进制程芯片设计向 AI 全流程自动化迈出了重要一步。未来，随着 AI 智能体在更多设计环节的渗透，芯片开发周期有望进一步缩短，为高性能计算、AI 翻跟斗等领域带来更快的产品迭代速度。