从数据来看，芯片集成度的快速提升，已经是一个不需要再多费口舌的现实。5G、自动驾驶、人工智能，这些热门领域对芯片性能的胃口越来越大，自然而然就倒逼着芯片制造商往更高的集成度上冲——更多的晶体管、更先进的光刻技术、更尖端的工艺和封装方式，一个都不能少。

别看芯片表面上就那么一小块，里面藏着千丝万缕的设计逻辑。正因为如此，在设计的每一个步骤，对电路布局、连线、物理特性进行及时的验证和确认，就成了重中之重。稍有闪失，哪怕是走错一小步，整颗芯片就可能白干了。说实话，物理验证在芯片设计中的关键地位，怎么强调都不过分。

物理验证在先进芯片设计中的核心地位

最近这几年，“向左移”（Shift-Left）策略在整个芯片产业里讨论得特别多。它的逻辑很直接：既然现代芯片设计复杂得吓人，那就在物理设计阶段尽早验证，让设计师能早点儿发现并修正问题。这样一来，最终的设计能保证准确无误，为流片做好充分准备。在这个策略下，物理验证的重要性自然不言自明。

物理验证通常包含三大块：设计规则检查（DRC）、布局与原理图对照（LVS）以及面向制造的设计检查（DFM）。在完整的芯片设计项目中，一旦系统芯片（SoC）的主要模块组装完成，就能启动DRC和LVS了。比较理想的节奏是，开发团队在每一个设计阶段——比如宏设计、IP级或块级设计——都能够无缝且清晰地嵌入物理验证。说到底，让物理验证跟全芯片组装同步进行，才是效率最高的做法。

物理验证一向是计算密集型的工作，这一点没有悬念。但如今芯片设计的尺寸和复杂度，又把它推上了一个全新的高度。想想看，随便一颗拥有数十亿晶体管的多芯片系统，一个DRC或LVS任务就可能要动用数百个CPU核心，跑上好几天。随着工艺节点从7nm下探到5nm，再到3nm，这个问题只会越来越突出。

在大型SoC设计中，需要处理的组件动辄上百，包括布局与布线块、模拟单元、存储器、第三方IP以及I/O单元。虽说这些组件在设计阶段各自都经过详细的DRC检查，但真等它们被拼到一块儿变成一颗完整的芯片，全新的设计问题马上就涌现出来了——比如组件之间位置没对齐，就可能触发一大串DRC违规。传统的DRC工具要花好几天才能完成对这样的庞然大物的初次检查，这意味着在项目的最后冲刺阶段，流片输出团队可能要搭进去大量的额外计算时间。

LVS工具面临的挑战也不遑多让。在现代大规模电路设计中，一次LVS检查就可能耗费数天。当所有设计组件第一次整合完毕，LVS可能会爆出一大堆新问题：比如宏/IP内部的问题、顶层整合错误、界面引脚没对齐之类。虽然这些问题本身可能不难修复，但它们确实会拉长LVS的运行时间、推高计算需求，让设计师没法快速迭代。

如今芯片市场竞争有多激烈，大家心里都有数。上市时间就是硬道理，任何物理验证上的延误，都可能拖慢产品面市的脚步，带来的经济损失不仅仅是数字上的，更可能打乱整个企业的战略布局。

所以，物理验证工具必须不断创新和改进，变得更聪明、更高效。

理想的DRC工具，应该能自动按照制造商的基本规则运转，快速评估设计质量。设计基本合规的时候，它能顺畅地跑完剩下的检查任务。更棒的是，如果DRC能给出一个错误“热图”，那简直是雪中送炭——设计师可以从数百万个小错误中一眼看出问题集中的区域，快速定位并解决它。

而LVS工具则需要有能力准确识别出设计中的关键部分，提供一种自动化的方法，迅速定位全芯片LVS运行中问题的根源。

这些挑战最终都砸到了EDA供应商头上，但一旦解决，也就成了他们的核心护城河。

碘伏传统，新思科技塑造下一代物理验证

新思科技的IC Validator就是专门为应对现代设计而生的物理验证工具。它采用了业界领先的分布式处理算法，可以扩展到超过4,000个CPU核，实现了业内目前顶尖的超大芯片物理验证签收。一颗数十亿晶体管的设计，一天之内就能完成DRC、LVS以及金属填充的一次迭代。更关键的是，它在只有少量资源的时候也能启动，资源多了就能自动扩展利用。

（图源：新思科技）

近几年来，新思科技一直在对IC Validator进行升级，以满足不断变化的芯片验证需求。

Explorer DRC技术

早在2018年，新思科技就推出了Explorer DRC技术，帮助开发团队在同一天完成DRC检查，并在SoC整合过程中的几小时内识别出关键设计缺陷。它的性能相比传统DRC流程提高了不少，运行时间快了5倍，使用的核心数量减少了5倍。这意味着就算设计还“不干净”，16核或32核的CPU也能在几小时内跑完一颗典型5nm芯片的DRC验证，流片工程师能快速锁定主要设计问题并开始修复。

值得关注的是，新思科技正在尝试通过云计算进行IC验证，并以DRC作为其测试场景。推动这种创新的动力主要来自两方面：

（1）面对成本压力、越来越短的市场窗口，以及客户对更高性能和更多功能的需求，本地存储已经成了很多企业难以承受的负担。在云端进行IC设计，并实现计算资源的弹性扩展，这个节点已经到了。

（2）单纯给DRC工具加计算能力并不能缩短运行时间——在IC验证过程中，某些计算资源经常会闲置，这就造成了浪费，拉高了企业成本。

云计算给现代IC验证提供了一条靠谱的路。通过云验证，企业可以轻松地将规模从本地的数百核扩展到云端的数千核。这种方式既提供了弹性、灵活性和扩展性，也确保了资源的合理利用。同时，DRC任务也能分布到多个核心上并行执行，实现资源的最优化，节约时间和成本。

新思科技的IC Validator动态弹性CPU管理与LSF、SGE等流行的作业队列系统能够无缝集成，在本地和云端等各种类型的计算网络上都能用。举个例子，在新思科技与台积电和微软的合作中，在云端进行的IC设计把台积电N3E工艺的验证时间从大约50小时缩短到了不到20小时，效率提升了65%，同时总成本和CPU使用时间也比本地减少了25%。如下图所示。除了这些时间和成本上的优势，新思科技的虚拟网络（VNET）也能很好地确保云端部署EDA的安全性。

图片来源：台积电

Explorer LVS技术

2019年，新思科技又推出了Explorer LVS技术，这也是行业首款专为SoC时代设计的现代LVS解决方案。Explorer LVS可以在签核准备验收时的任何时刻使用，用来检查顶层设计的完整性。使用它，能快速、高效地检测到关键问题，验收工程师再也不用忍受传统LVS工具的低效。当首次完成全芯片整合后立刻运行时，它的性能和效益能达到最大。

尽管Explorer LVS的主要设计定位是完整芯片的布局，但它其实适用于任何规模和复杂度的设计。设计越大、越复杂，它相比前一代工具的性能优势就越明显。Explorer LVS包含三个不同的阶段，如下图所示。

Explorer LVS检查的3个阶段（图源：新思科技）

一旦Explorer LVS对设计完成执行，就会生成一个摘要文件。工程师可以用它来检查全芯片设计的整体质量，以签核准备度来衡量。每个单独的错误都能通过文本格式的日志文件或交互工具来检查和调试。在调试设计中的短路时，Explorer LVS的结果可以立刻加载到IC Validator ShortFinder中，方便进行快速、基于GUI的交互调试，如下图所示。

在LVS中调试设计缺陷（图源：新思科技）

Explorer LVS跟全面的LVS能够完美配合。在典型的流程中，如果在初步的布局和路径规划之后进行区块或模块设计，可能会先跑一次全面的LVS，目的是在项目早期发现问题。等这些部分组装成完整芯片后，Explorer LVS就凭借其快速的运行时间和直观的调试能力，尽量清理设计，之后再使用全面的LVS做最终验收。如果在验收前发生了工程变更订单（ECOs）或者最后一刻的宏/模块更新，Explorer LVS也能确保设计的完整性不受损害。从真实的客户设计案例来看，跟全面的LVS相比，Explorer LVS的运行速度最快能提升30倍，而且使用的内存减少了30倍。

Explorer LVS的实际性能结果（图源：新思科技）

结论与展望

半导体技术在加速前进，挑战也越来越多，更先进的设计验证工具已经是刚需。新思科技在物理验证技术上的持续创新，尤其是Explorer DRC和Explorer LVS，再加上其在EDA云技术上的探索和突破，正在帮助芯片工程师更高效、更准确地完成设计验证。这不仅保证了产品的高质量和可靠性，也实实在在给当下的芯片物理验证流程注入了新活力。

展望未来，随着云计算越来越普及、技术越来越成熟，我们有理由期待EDA工具能更完美地集成到云环境中，真正实现全球协作和无缝衔接的设计验证。当然，这需要新思科技这样的EDA厂商继续在物理验证技术上做更深入的研发和创新。对整体半导体产业来说，这无疑会带来更大的效率提升和成本节约。