存储行业正站在一个关键的分岔路口。一方面，AI应用对性能的要求近乎苛刻，GPU需要更快速的数据吞吐能力；另一方面，大量中低容量市场依然在追求成本与能效的平衡。铠侠给出的答案是“双轨并行”——这并非简单的两手抓，而是针对不同需求精心设计的两种技术路径。
最新消息显示，基于第九代BiCS FLASH™ 3D闪存技术的512Gb TLC存储器已开始向客户送样，预计2025年进入量产阶段。这款产品瞄准的正是中低容量存储市场——一个既需要性能又要求能效的细分领域。当然，它也将被集成到企业级固态硬盘中，尤其是那些为AI系统GPU性能提速的场景。
先来解读一下“双轨并行”策略究竟意味着什么。简单来说，铠侠将新产品的开发划分为两条技术路线：
一是第九代BiCS FLASH™产品，其核心思路是“混搭”。利用CBA技术——也就是将CMOS晶圆和存储阵列晶圆分别在最优条件下制造，再键合在一起——把成熟的存储单元技术与最新一代的CMOS工艺相结合。这样做的好处很直接：既能降低制造成本，又能获得不错的性能表现。二是第十代BiCS FLASH™产品，这是一条更传统的路径：通过增加存储单元的堆叠层数，去满足未来市场对更大容量、更高性能的需求。
这款刚刚送样的第九代512Gb TLC，具体是基于第五代BiCS FLASH™的120层堆叠工艺，再结合先进的CMOS技术开发而成。与铠侠现有的同容量产品相比，其提升幅度相当可观：
- 写入性能提升61%；
- 读取性能提升12%；
- 写入能效提高36%，读取能效提高27%；
- 支持Toggle DDR6.0接口，NAND接口传输速率最高可达3.6Gb/s；
- 通过横向缩放技术，位密度提升8%。
此外，铠侠还确认，在特定演示条件下，这款512Gb TLC的NAND接口速度能达到4.8Gb/s。当然，最终的产品线会根据市场实际需求来调整。
需要说明的是，这些送样样品仅用于功能检测，规格可能与量产版本存在差异。而所谓的CBA技术，就是把CMOS和存储单元晶圆各自独立制造、再键合，确保每一部分都能在最理想的工艺条件下完成。另外，第九代BiCS FLASH™产品会根据型号不同，分别整合第五代的112层堆叠工艺或第八代的218层堆叠工艺。
至于与之对比的现有产品，指的是第六代BiCS FLASH™。
最后，有两件事值得注意。一是产品密度是根据存储芯片的密度来定义的，不等于用户可用的存储容量。实际可用容量会受开销数据区域、格式化、坏块等因素影响，并且随主机设备和应用场景变化。二是文中的读写速度数据，都是在铠侠特定测试环境中获得的最佳值，不保证在所有设备上都能达到。毕竟，实际表现取决于设备和读写文件的大小。
总而言之，这次送样的第九代512Gb TLC，是铠侠在“双轨并行”策略下交出的一份阶段性答卷。它没有盲目追求堆叠层数，而是在现有技术基础上，找到了性能与成本的一个新平衡点。对于中低容量市场来说，这或许正是那个既经济实惠又足够实用的选择。
注：
- 所有公司名称、产品名称和服务名称，可能是其各自公司的商标。
- 1Gbps按1,000,000,000 bits/s计算。
