6月27日消息，IBM正式公布了一款面向AI数据中心的亚1纳米芯片架构，官方宣称可在指甲盖大小的处理器上集成近1000亿个晶体管。
据TechSpot报道，IBM将这套设计方案命名为“纳米堆栈”（nanostack）架构。根据IBM的预测，相较于其2024年发布的2纳米芯片技术，该架构的计算性能最高可提升50%，能效最高可提升70%。目前该技术仍处于研究阶段，IBM认为，这一架构为未来至少十年的芯片制程持续微缩提供了路线图基础，并预估最早可能在5年内进入量产阶段。
亚1纳米并非字面尺寸，而是行业代际命名
“亚1纳米”这个说法，很容易让人误以为晶体管尺寸真的小于1纳米。TechSpot在报道中特别指出，芯片节点命名早已不再对应实际物理尺寸，这里的亚1纳米更多代表IBM对性能和能效水平的定义。
IBM此次公布的核心思路，并非继续在平面上缩小晶体管，而是将其垂直堆叠。报道称，纳米堆栈架构的基本单元由两个堆叠并键合在一起的晶体管组成；每个晶体管包含三片纳米片，每片厚度约5纳米，间距约9纳米。
IBM研究院主任、IBM院士杰伊·甘贝塔（Jay Gambetta）在媒体简报中表示，这不是渐进式改进，而是一次实质性的跃升，目标是显著提升计算能力，同时避免能耗同步增加。
AI数据中心最关注的是功耗和缓存
对普通用户而言，这类技术不会立即转化为一台新手机或一块新显卡。它首先影响的是AI数据中心、云计算基础设施，以及未来CPU、GPU等高性能处理器的设计路线。
IBM给出的关键承诺是：在同一代际比较下，纳米堆栈架构可能带来最高50%的计算性能提升，或最高70%的能效提升。这里的“最高”是IBM预测值，尚未经过第三方独立验证。当前AI训练和推理正大幅推高数据中心的用电压力，在这一背景下，性能和能耗的取舍空间本身就是核心问题。
另一个重点是SRAM，即芯片内部的高速缓存。TechSpot称，IBM报告了40%的SRAM缩放改善，原因是交错通道设计降低了整体单元高度，从而提高了SRAM密度。SRAM直接关系到AI系统的数据访问速度，但在近几代先进制程中一直较难继续缩小。
IBM负责研发，量产还需依赖合作伙伴
IBM本身主要从事前沿半导体研发，并非大规模商用芯片制造商。TechSpot提到，IBM曾与日本Rapidus合作推进2纳米生产，也与三星在相关半导体技术上有合作；台积电等主要厂商也已独立采用纳米片晶体管设计。
不过，IBM尚未公布纳米堆栈架构未来商业化的具体合作伙伴。IBM半导体全球研发副总裁布慧明（Huiming Bu）表示，纳米片已成为下一代晶体管缩放的基础，目前被领先代工厂用于大部分3纳米芯片和全部2纳米芯片；他预计纳米堆栈未来将取代纳米片，成为CPU、GPU等先进处理器的主流架构。
这意味着IBM公布的是一条可能影响行业的技术路线，而非一款即将上市的芯片。它能否从实验室走进工厂，还要看后续量产合作、成本、良率、散热和漏电控制等工程难题的解决情况。
