9月11日，D&R IP-SoC Days China 2025在上海淳大万丽酒店正式开幕。作为D&R的重要战略伙伴，晟联科携112G SerDes、PCIe 6.0与16G UCIe三款高速接口IP及完整解决方案亮相展会，并发表主题演讲，全面展现其在高性能计算、IOD等前沿领域的技术布局与创新实力。 先说核心判断：超节点架构强势崛起，IOD（I/O Die）已成为破解系统瓶颈的关键一环。 晟联科专家以《“战国时代” Scale-up 生态下的高速互联接口 IP 方案》为主题，从生态演变趋势、IOD核心价值到产品落地实践，层层深入、条理清晰，现场反响热烈。 AI算力需求持续爆发，传统架构逐渐暴露出诸多短板——单节点扩展受限、多芯片通信损耗居高不下。超节点架构正逐步成为行业共识，它需要依靠三大核心能力来构建Scale-up生态的“性能底座”： * **高带宽域构建**：通过64卡组网，实现多GPU/计算节点的高密度互联，有效破解数据传输瓶颈； * **无损网络保障**：集成CBFC/PFC/LLR等技术，丢包率每降低1%，模型训练与推理效率即可提升10%； * **超低延迟突破**：端到端延迟控制在500ns左右，大幅提升训练与推理的整体效率。 然而挑战也随之而来——国内外厂商的自研协议（如UALink、腾讯ETH-X、移动OISA、英伟达NVLink等）并存，接口标准不统一。在此背景下，IOD架构成为关键解法。目前NVIDIA Rubin系列、AMD MI350系列等头部GPU均已采用IOD，通过“计算Die与IO Die解耦迭代”的设计思路，既能缩短产品上市周期，又能为算力Die预留更多空间。 ▲NVIDIA Rubin和Rubin Ultra采用IOD架构 ▲AMD MI350 Series采用IOD架构 IOD架构以Scale-up协议为核心，集成了SerDes（串行通信）、UCIe-AP（芯粒互联）、PCIe（对外互联）三大模块，关键指标表现亮眼： * **SerDes总带宽**：112Gbps * 32lane = 3.2Tb/s * **PCIe总带宽**：64Gbps * 16 = 1Tb/s * **UCIe-AP总带宽**：32GT/s * 64pin * 3module = 6.0Tb/s * **封装方式**：Advanced Package * **工艺**：7/6nm GPU + IOD的框架，进一步聚焦于“算力核心（GPU）+互连枢纽（IOD）”的高效协同，对接口IP提出了“高带宽、低延迟、高兼容性”的更高要求——而这正是晟联科的核心优势所在。 **晟联科：接口IP技术精准适配，全面满足Scale-up生态需求** 在展会现场，晟联科的112G SerDes、PCIe 6.0、16G UCIe三款IP解决方案，精准匹配超节点与IOD架构的关键需求，成为全场瞩目的焦点。 **IP-SoC Days现场** **112G SerDes：IOD与超节点的“高速数据通道”** 该方案同时满足IOD架构与超节点的互连需求，核心性能亮点包括： * **超长传输距离**：在高插入损耗信道下，BER表现依然出色 * **灵活可配**：针对不同传输距离，均可实现最优功耗与延迟 * **高可靠性**：优秀的pre-FEC与post-FEC误码率，历经多代硅验证 * **从铜缆到光纤**：支持IEEE802.3bj/cd/ck、InfiniBand EDR、OIF CEI-112G-LR/MR/XSR **16G UCIe：IOD架构下的“芯粒互联通用语言”** 该方案完美适配IOD架构的Chiplet异构集成，关键性能参数包括： * **高速率**：16GT/s-32GT/s * **低延时**：FDI-to-FDI低至2.x ns * **测试手段**：提供Debug/CP/FT测试、错误注入、实时眼图扫描、多种Loopback * **兼容性**：严格遵循UCIe 1.1/2.0规范 **PCIe 6.0：IOD与Scale-up生态的“衔接枢纽”** 该方案可无缝集成至IOD架构，关键性能优势包括： * **长距离传输**：在高插入损耗信道下仍能保持可靠传输 * **优异性能**：低功耗、低延时、面积紧凑 * **高可靠性**：基于PAM4 DSP PHY技术，历经十多年技术架构迭代，保障PCIe 6.0 IP的稳定可靠 * **PIPE v6.1**：支持PIPE v6.1，与PCIe controller、CXL控制器完美兼容 **赋能算力：链接“芯”未来** 本次D&R IP-SoC Days China 2025之行，晟联科充分展现了中国高速接口IP企业的深厚技术底蕴。未来，公司将持续投入先进工艺与高速率方案的迭代，秉持“易链天下，稳定快速”的IP体验，助力全球客户加速算力创新。