随着芯片制程持续逼近物理极限，如何在保持性能的同时进一步提高晶体管密度，已成为半导体行业面临的核心挑战。近日，三星电子公布了一项突破性技术，为下一代高性能芯片的研发指明了全新方向。

在2026年VLSI超大规模集成电路研讨会上，三星宣布全球首次实现了栅极间距仅为42纳米的3D堆叠场效应晶体管。这项创新摒弃了传统的横向微缩路径，转而采用垂直堆叠方案，将原本并排放置的N型与P型晶体管上下集成。这意味着，在相同芯片面积内，可容纳的晶体管数量理论上能实现翻倍，从而显著提升芯片的集成密度与整体性能。

技术突破：从存储到逻辑的跨越

三星指出，3D堆叠结构的概念此前已在NAND闪存的V-NAND及DRAM的HBM中成功验证，但本次是首次将这一技术应用于逻辑半导体领域。研究团队在上下堆叠的晶体管中均采用了三层堆叠纳米片沟道设计。尤为关键的是，他们通过引入中间介质隔离层，有效解决了上下晶体管间的电气隔离问题，并借助RBC技术实现了上下晶体管的直接连接。

面向未来的应用与展望

这一技术的成功演示，标志着逻辑芯片设计迈入全新阶段。从平面结构到FinFET，再到环栅结构，晶体管演进的核心理念始终在于提升电流控制精度。而3D堆叠FET则开辟了垂直发展的新路径，被业界视为下一代芯片制程的关键使能技术。三星预计，该技术将主要应用于对算力需求极高的人工智能与高性能计算领域的下一代逻辑芯片。研究团队指出，垂直堆叠结构不仅能使晶体管数量倍增，电力和性能理论上也可获得两倍提升。目前，三星正持续推进该技术的商业化研究工作。