随着人工智能与高性能计算对数据吞吐量的需求呈指数级增长，传统的存储架构正面临严峻挑战。高带宽内存（HBM）虽能提供高速读写，但受限于产能和单堆容量；而大容量的NAND闪存又因距离计算核心较远，速度难以匹配。面对这一核心矛盾，存储厂商正在寻求根本性的解决方案。

近日，闪迪一项编号为US 12,430,274 B2的新专利浮出水面，提出了一种碘伏性的3D堆叠架构。该方案的核心在于，将整合了CMOS键合阵列（CBA）的NAND闪存存储裸片，直接堆叠在主计算芯片（如AI翻跟斗或GPU）的下方，而非传统的并排放置方式。

传统方案面临容量与延迟双重挑战

在当前的AI硬件系统中，HBM负责处理低延迟的高优先级任务，但其单堆容量通常仅为32GB至64GB，且产能紧张，价格昂贵。另一方面，NAND闪存虽然单位成本低、单盘容量大，可达数TB级别，但由于物理距离计算芯片较远，数据传输速度慢，带宽无法与HBM相提并论，形成了“容量”与“速度”无法兼得的局面。

新架构如何实现“鱼与熊掌兼得”

闪迪的专利方案旨在同时解决带宽和容量问题。在这一架构中，HBM DRAM依然被放置在中介层上，负责即时的高速读写。而革命性的变化在于，大容量的NAND闪存裸片通过宽通道互联，被垂直集成在计算芯片的正下方。这种设计能够显著降低数据传输延迟、硬件成本以及整体功耗。

具体而言，一个完整的计算核心由多核处理器与大容量的非易失性存储（即CBA NAND闪存裸片）直接连接集成。处理器与存储裸片共同固定在中介层上，而HBM堆叠裸片则被布置在它们的单侧或周围。这使得系统可以灵活分配任务：HBM处理关键热数据，而下方的NAND闪存承担海量数据的存储与读写。

从专利到量产仍有工程难题待解

尽管这项专利勾勒出一个极具潜力的未来硬件蓝图，但必须指出，该技术目前仍停留在专利阶段，距离商业化量产还有很长的路要走。业界需要攻克包括整机功耗控制、在单一封装内同时集成NAND与DRAM所带来的制造成本飙升等一系列复杂的工程挑战。

这份专利为“计算芯片堆叠NAND闪存”的架构构建了高技术壁垒，尤其是在裸片间宽通道互联和跨裸片布线方案上。然而，目前行业内主流且已商用的方案，仍是技术门槛更低的“侧边并置”模式。闪迪能否将其前沿的专利构想与现有的量产产品技术路径成功融合，将是未来最值得关注的行业动向之一。