在逻辑芯片持续追求更高集成度的趋势下，三星电子近期公布了一项重要技术突破。该技术旨在突破传统平面晶体管布局所面临的物理限制，为未来高性能计算与人工智能芯片开辟新的发展路径。

在2026年VLSI技术研讨会上，三星半导体研发中心首次向业界展示了栅极间距仅为42纳米的3D堆叠场效应晶体管架构。这项研究成果从超过1000篇投稿中脱颖而出，以8.29分的最高评审分数荣获最佳论文奖，并被选为大会技术亮点。

从平面到垂直：突破密度瓶颈

随着逻辑芯片对单位面积内晶体管密度的需求持续攀升，传统二维平面布局正面临发展瓶颈。在现有逻辑芯片中，n型与p型晶体管通常并排放置于同一平面；而三星的新技术则将两者改为上下垂直堆叠，从而在相同面积内集成更多晶体管。团队认为，继闪存领域的V-NAND和DRAM领域的HBM通过垂直集成突破密度限制之后，将这一思路拓展至逻辑器件是技术演进的必然方向，有望在相同芯片面积内实现晶体管密度翻倍。

关键技术突破与制造挑战

三星此次成功实现了2/2堆叠结构，首次在上下两层晶体管中均采用三层纳米片沟道堆叠，同时首次引入一种名为RBC的直接垂直“I”形互连，取代了传统的“C”形环绕接触。逻辑技术开发团队专家WookHyun Kwon指出：“栅距指相邻晶体管栅极的中心距。此前业界已公开的最小栅距为48纳米，而我们此次展示的42纳米是业内实际制造晶体管结构中的最小纪录。”相比传统接触结构，RBC需要在更深、更窄的空间中完成刻蚀与填充工艺，制造难度显著增加。

对AI与高性能计算的意义

对于AI和HPC等对功耗与性能高度敏感的领域，该技术可能带来阶跃式提升。团队指出，采用垂直堆叠架构后，单位面积晶体管数量可翻倍，从而理论上可将功耗效率提升至2倍。传统工艺每代节点的微缩通常可带来约15%的性能提升，而3D堆叠能瞬间将晶体管密度加倍。理论上可提供高达2倍的晶体管密度提升，这对于需要在更小面积内以更低功耗处理更重计算负载的AI应用来说，堪称理想的架构选择。

未来发展方向：从单元到功能电路

目前，团队已成功制造出基础“单元”，下一步将迈向功能电路验证。这包括构建用于验证运行完整性的测试电路“环形振荡器”，以及高速临时存储电路“SRAM”模块。通过这些电路级构建模块的演示，三星将朝着实际芯片生产迈出关键一步。三星强调，3D堆叠FET并非对全环绕栅极技术的替代，而是其向第三维度的演进，证明了该技术正成为迈向下一代逻辑器件的实用路径。