最近，香港大学向超团队在arXiv上同步发布了两篇关于三维光子集成的研究成果。其中一篇聚焦于可扩展的3D氮化硅光子中介层，另一篇则深入解决了晶圆级3D光子集成电路的制造可靠性问题。这两项工作从架构设计与制造工艺两个维度，系统性地回应了高密度光互连所面临的核心瓶颈。今天，我们就来详细解析这些进展，看看这个领域正在经历怎样的变革。
先说一个核心判断：随着AI和HPC算力需求的飙升，计算单元之间的数据移动能力已成为制约系统性能与功耗的关键——互连瓶颈正推动整个行业寻找突破路径。共封装光学（CPO）是应对思路之一，它通过缩短铜链路长度来缓解电互连的损耗问题，但也带来了光纤数量激增所致的成本压力，以及芯片岸线密度的物理极限。那么，光子中介层进入了主流视野，但它真的能走通吗？
一、研究背景：光互连瓶颈倒逼3D光子集成架构革新
现代AI与HPC工作负载对数据流动的需求几乎永无止境。互连系统正成为功耗与性能的“卡脖子”环节。CPO的理念虽好，但执行中存在硬伤：光纤数量让人头疼，岸线密度也逼近极限。
光子中介层作为一种替代方案，理论上能实现光学输入输出（OIO）节点之间高可扩展的路由。然而，现有平面架构存在难以克服的缺陷——聚合物波导的传播损耗约为0.4 dB/cm，长距离链路难以施展；玻璃波导损耗虽低至0.034 dB/cm，但大约3cm的弯曲半径严重制约布线灵活性与集成密度。更棘手的是，平面路由的层内交叉数量随节点数增加呈四次方关系暴涨。以12节点全连接网络为例，理论交叉数高达495次——每一次交叉都带来额外损耗，这已成为高密度光互连的核心障碍之一。
二、可扩展3D氮化硅光子中介层：突破平面拓扑的理论下限
氮化硅这种材料本身具备诸多优点：宽光学透明范围、低热光系数，且与CMOS工艺兼容，天然适用于光子集成。研究团队的思路非常直接——将布线自由度从平面拓展至垂直方向，把高损耗的层内交叉转化为低损耗的层间交叉，再配合全局优化算法，打造出性能远超平面架构的3D光子中介层原型。
2.1 基于广义模拟退火算法的3D路由全局优化
具体是怎么实现的？研究团队采用广义模拟退火算法，对双层路由进行全局优化。目标函数是所有OIO链路的平均片上互连损耗，通过迭代优化各链路的层分配方案，找到了一个极为理想的解。针对12节点全连接光学网络，优化后的3D路由将总层内交叉次数从平面架构的495次大幅降至150次——降幅达69.7%，甚至突破了平面互连153次的理论交叉下限。
更值得关注的是，这个3D路由架构呈现出天然的旋转对称性：底层呈中心反转对称，顶层是底层的90°旋转结构。这种对称性意味着架构可通过复制基本单元，轻松扩展至更高节点数、更灵活的节点布局以及更多路由层——这套设计从根本上为大规模系统集成预留了接口。多项式拟合结果也表明，当节点数进一步增加时，3D路由的总交叉数与交叉范围仅为平面架构的9/35~3/8与1/3~1/2，优势将进一步拉大。
2.2 器件制备与性能测试
在7.4 mm×7.4 mm的芯片上，团队制备了双层SiN光子中介层原型。层结构为：两层400 nm厚的SiN波导层，中间由1 μm厚的SiO₂间隔层隔开，顶部覆盖1.5 μm厚的SiO₂包层。制备过程采用PECVD生长SiN薄膜，结合CMP实现层间平面化，并通过应力释放图案与高温退火来缓解薄膜应力、降低传播损耗。
关键无源器件的损耗测试结果非常直观：Layer 0的层内交叉损耗为0.123 dB，Layer 1为0.169 dB；层间交叉损耗仅0.001 dB，比前者低了近两个数量级；波导传播损耗为0.038 dB/cm；层间taper过渡损耗为0.360 dB。
实测12节点网络的平均片上互连损耗为2.69 dB，相比平面架构预测的4.96 dB，降低了45.8%。实测值与理想3D预测值1.92 dB之间的偏差，主要源自东侧边缘耦合器的制备不均匀性、光纤-芯片耦合波动，以及无源器件的晶圆级非均匀性。进一步优化工艺后，平均损耗有望实现超过60%的降低。
三、晶圆级可靠3D PIC：解决层间过渡的效率与均匀性难题
3D光子集成要真正走向规模化，还需跨过两道坎：一是传统绝热层间转换taper存在效率与器件面积之间的固有权衡——高效传输需要极长的锥结构，芯片面积难以承受；二是晶圆级层间过渡损耗的非均匀性问题，这对量产良率是致命挑战。研究团队通过工艺创新与器件设计革新，系统性地给出了解决方案。
3.1 E-CMP工艺：实现晶圆级间隔层超高均匀性
SiN薄膜在高温退火过程中会产生显著的张应力，导致晶圆翘曲，光刻对焦精度和层间间隔层的厚度均匀性随之受影响。团队提出的应对方案是应力释放沟槽（SRT）技术——在每次退火前，将连续的SiN薄膜刻蚀为局部化的分段结构，成功抑制了裂纹扩展与晶圆翘曲。
针对SiO₂间隔层的平面化难题，团队开发了回蚀辅助化学机械抛光（E-CMP）工艺：先用纳米压印光刻抗蚀剂覆盖SiO₂台阶，通过ICP干法刻蚀将400 nm的台阶高度降至20~25 nm，再短时间CMP平滑表面。该工艺将4英寸晶圆上SiN层间B-B距离的变异系数降至2.06%，均值为872 nm，非常接近设计值850 nm——层间过渡的均匀性由此得到基础保障。
经过退火与CMP优化后，SiN微环谐振器的本征品质因数从未处理时的6.6万大幅提升至522万，对应的波导传播损耗在Layer 1为0.077 dB/cm，Layer 2为0.068 dB/cm——达到了晶圆级低损耗水平。
3.2 κ调控taper：打破效率-面积权衡，提升制造鲁棒性
传统线性绝热taper的耦合系数κ在相位匹配点处会急剧降至最小值，功率在此发生突变转移。这就导致它需要较长结构长度才能实现高效传输，同时对横向与纵向偏移极度敏感。研究团队提出的κ调控taper设计，通过Hermite插值平滑κ曲线，将相位匹配“点”扩展成一个连续的“区域”，实现了功率的平缓过渡。
实验数据很有说服力：40 μm长的κ调控taper性能优于80 μm长的线性taper，器件面积大幅缩小；在600 nm横向偏移的极端情况下，20 μm长的线性taper因损耗过高而无法工作，而κ调控taper仍能保持0.76 dB/耦合器的低损耗。基于传输效率、长度与偏移容忍度定义的无量纲可靠性指标R显示，κ调控taper的可靠性比线性锥提升了75%。
晶圆级统计分析进一步印证了其量产潜力：κ调控taper的最低层间过渡损耗仅为5.56 mdB/耦合器，晶圆级非均匀性系数为9.69%，远低于线性taper的24.58%，损耗分布更集中，极端值出现概率更低——完全满足量产要求。
3.3 跨层3D高Q光学腔：开辟光子设计新维度
极低的层间过渡损耗带来的另一个惊喜是：研究团队首次实现了同时占据两个不同SiN层的3D高Q光学微环腔。该腔体在电信S、C、L全波段均保持高Q特性，其本征损耗主要由波导传播损耗决定，层间过渡的影响几乎可忽略不计。
这种跨层3D腔体为谐振器设计引入了垂直方向的新自由度，也为异质材料的无缝光学集成提供了可能性。不同材料层可通过低损耗的层间过渡实现光信号的自由传输，有望在光子互连、光子计算、高灵敏度传感与非线性光子学等领域催生新型器件与系统。
四、总结与展望
香港大学向超团队的两项研究，从架构与工艺两个核心维度，系统性地突破了3D光子集成的关键瓶颈。3D氮化硅光子中介层通过全局优化路由，打破了平面互连的拓扑极限，实现了交叉数与链路损耗的大幅降低；E-CMP工艺与κ工程taper的结合，则有效解决了3D PIC晶圆级制造的规模难题。
这套技术可进一步扩展至更多路由层、更大节点规模及其他工作波长，完全有能力满足下一代AI与HPC系统对高密度、低功耗光互连的迫切需求。而跨层3D高Q谐振腔的实现，也为多功能光子集成芯片的发展打开了全新方向——光子技术的落地，或许比我们想象的更近。
