半导体行业迎来重大技术进展。据集邦咨询5月22日援引的行业信息，在即将举行的VLSI 2026国际会议上，力积电（PSMC）、英特尔与软银旗下SAIMEMORY将联合展示一项名为“Via-in-One TSV”的创新3D DRAM堆叠技术。这项合作的核心目标，正是为了应对当前AI计算对内存带宽与能效提出的极限挑战，旨在提供一种高性能、低功耗的下一代内存解决方案。
事实上，英特尔与SAIMEMORY围绕Z-Angle Memory（ZAM）技术的合作已进行多时，而力积电的加入，则为这一联盟注入了关键的晶圆制造与先进封装集成能力。三方强强联合，直指AI时代内存系统的核心痛点：带宽瓶颈与功耗墙。
更高带宽与更低功耗：Via-in-One TSV 技术的优势
根据披露的会议摘要，这套“Via-in-One TSV”架构能够在定制的DRAM晶圆堆叠中，实现高达约0.25 Tb/s/mm²的数据传输带宽，同时将数据传输的功耗密度控制在0.35 W/mm²以下。
这一性能指标意义重大。对于AI模型训练、推理以及高性能计算（HPC）等需要海量数据频繁存取的应用而言，内存带宽与功耗历来难以兼顾。更高的带宽往往意味着更高的能耗与发热。而此次公布的数据表明，该技术有望在单位芯片面积内，同时实现数据传输速度的飞跃与能效的显著提升，从而为AI硬件发展打开新的空间。
关键技术解析：如何实现能效突破？
为实现这一目标，三方团队披露了一种名为“多晶圆后通孔”（multi-wafer via-last）的先进制造流程，专门用于实现“融合键合晶圆集成”（fusion-bonded wafer integration）。该工艺的关键优势在于，能将数据移动的能耗显著降低至0.7 pJ/bit以下。
具体的技术亮点包括：首先，每层堆叠的内存芯片采用了约3 μm的超薄硅基底，这有效降低了硅通孔（TSV）的电阻。其次，创新性地引入了尺寸约为10 × 85 μm²的“氧化物沟槽TSV”（oxide-trench TSV），并以20 μm的微间距进行高密度排列，使得单层可容纳约1.37万个TSV。这种高密度、高性能的互连设计，极大地提升了高速信号传输的完整性与稳定性。
为进一步优化互连质量，联合团队采用了“O型”接触设计。相比传统的“C型”方案，其接触电阻降低了约40%。这些在工艺细节上的精益求精，共同构筑了高带宽、低功耗数据通路的坚实基础。
已通过验证的9层堆叠原型
技术的可行性已得到初步验证。摘要中指出，完整的9层DRAM堆叠原型芯片已经成功完成了功能验证。该原型的工作电压范围在0.95V至1.2V之间，并且顺利通过了关键的可靠性测试。这标志着该项3D DRAM堆叠技术已从研发设计阶段，迈入了可验证的原型实现阶段，为其未来的产品化与商业化应用铺平了道路。
随着人工智能对算力需求的爆炸式增长，“内存墙”问题日益凸显。英特尔、力积电与SAIMEMORY的此次联合技术展示，为突破现有内存带宽与功耗瓶颈提供了全新的思路与可行的技术路径。其最终能否成功实现大规模商业化，并深刻影响高性能内存市场的未来格局，值得整个半导体与AI产业界保持高度关注。
