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台积电更新SoIC 3D堆叠技术路线图:2029年互连间距缩至4.5μm

台积电更新SoIC 3D堆叠技术路线图:2029年互连间距缩至4.5μm

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2026-04-30

台积电更新SoIC路线图:互连间距持续微缩,2029年瞄准4.5µm

最近,台积电在北美的一场技术研讨会上,更新了其SoIC 3D堆叠技术的路线图,为未来几年的技术演进划定了清晰的路径。其中最关键的一个目标,就是持续缩小芯片间的互连间距——计划从现有的6µm起步,一路推进,目标是在2029年达到4.5µm。

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这里先简单解释一下,SoIC的全称是System on Integrated Chips。这是台积电自主研发的一套3D IC封装技术,核心思路就是把多个芯片像搭积木一样垂直堆叠起来,从而实现更高性能、更高密度的系统集成。

那么,它比传统封装强在哪儿呢?关键在于“直接连接”。SoIC采用了混合键合技术,让芯片之间能够实现直接的电气互连。这带来的好处显而易见:信号传输的路径被大幅缩短,随之而来的就是功耗和延迟的显著降低。正因如此,这项技术尤其受高性能计算和AI芯片的青睐。


具体到技术实现路径,SoIC主要有两种堆叠方式:Face-to-Back(F2B,背对背)和Face-to-Face(F2F,面对面)。这两种方式的性能差异,可以说是一个天上一个地下。

F2B结构存在天然的物理限制。信号想要从上芯片传到下芯片,必须穿过底部的硅通孔(TSV)以及多层金属布线。这个过程不仅增加了延迟和功耗,更关键的是,它严重限制了互连的密度。有数据显示,采用F2B设计的信号密度大约只有1500个/mm²。

而F2F方案就完全是另一番景象了。它通过混合铜键合技术,直接将两块芯片的金属层面对面连接起来,完全绕开了TSV。这样一来,信号密度实现了数量级的飞跃,飙升至14000个/mm²。这意味着,芯片之间的通信性能几乎可以媲美芯片内部互连的水平,瓶颈被极大地打破。

话说回来,如果我们聚焦到最直观的互连间距指标,就能看到台积电清晰的推进节奏。早在2024年,台积电就已经实现了9µm的精细间距,这个水平已经足以支撑像AMD Instinct MI300系列这样的高端产品了。不过,当时的第一代SoIC还只支持F2B设计。

接下来的路线图非常明确:2025年,互连间距将缩小到6µm。而这还不是终点,按照台积电的预估,到2029年,这一关键尺寸将进一步微缩至4.5µm。持续的微缩,意味着更密的互连、更高的带宽和更强的整体性能,这无疑是面向未来算力需求的关键布局。


来源:https://www.163.com/dy/article/KRP9CVLM0511B8LM.html
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