英特尔18A制程实测：M0距36nm，GAA间距76nm，与宣传有差距

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2026-02-22

IT之家2月21日获悉，分析师@jukan05 今日转发了一份关于英特尔Panther Lake架构的深度技术分析报告，披露了首款基于Intel 18A制程的CPU产品的关键设计参数。

报告通过对芯片物理实现的详细拆解，呈现了18A工艺在初期量产阶段的真实技术面貌，同时也勾勒出英特尔未来14A工艺的技术演进路径。

核心尺寸与单元设计

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Panther Lake芯片的裸晶圆面积约为110mm²，芯片内所有区域，包括逻辑芯片和SRAM芯片，均采用了高性能（HP）库，而非通常用于提高集成度的高密度（HD）库。

具体而言，逻辑芯片部分采用G50H180规格，SRAM芯片单元面积为0.023μm²，这与英特尔此前披露的信息一致。

在金属层间距上，其最小金属间距（M0）为36nm。尽管Intel 18A宣称可实现32nm的M0间距，但这仅适用于HD库（对应H160规格）。

与业界常见的保持HD/HP同间距但晶体管数量不同的做法不同，18A的HD和HP库均维持5个鳍片，但HD库采用32nm间距，而HP库则为36nm间距。

金属层层数方面，前端（FS）共有15层金属层，后端（BS）共有6层金属层，其中BM5层实质上可视为重分布层（RDL）。

GAA间距与背面供电的妥协

环绕栅极晶体管的间距是衡量工艺先进性的关键指标。Panther Lake的逻辑区域最小栅极间距为76nm，而SRAM位线间距为52nm，两者之间存在显著差异。这一差异的背后则是技术的现实权衡。

值得注意的是，逻辑与SRAM均采用HP库，但两者最小间距差异较大。目前尚未公布GAA关键尺寸，因此无法进一步反推出栅极间距。

关于Power Via背面供电技术，英特尔此前已说明18A的SRAM并未采用Power Via方案。18A的Power Via技术是在GAA结构之间插入电源通孔，将背面供电连接至前端中段金属层接触层，并向源极提供电力。但是，这就要求GAA间距必须足够大，否则Power Via无法通过。

按照业内普遍认知，若要在SRAM单元中实现Power Via，仅插入NN间距一项就需将单元高度增加1.1倍。报告指出，虽然英特尔最新解释是背面供电对SRAM提供的收益不明显，而根本原因在于技术限制。

好消息是，这一限制将在14A节点得到解决。14A将改用BSCON技术，直接从背面连接到晶体管的源极端子，从而摆脱GAA间距的约束。这意味着，14A的SRAM是具备采用Power Via技术能力的。

在材料层面，18A的中段制程接触孔以及后段制程的V0/V1层仍采用钨，而非此前传闻中的钌。M0金属层则采用铜。分析认为，英特尔计划在14A节点引入钌，但14A的M0间距仍然较大，仅略小于18A，因此目前尚无必要采用钌。

除此之外，18A的GAA结构已配备内部间隔层。相比之下，三星的SF3工艺直到SF2节点才引入该结构，这凸显了不同代工厂在技术成熟度上的差异。

在产能与良率方面，报告提到，Panther Lake目前仍处于良率爬坡阶段，且当前产品全部采用相对更易制造的HP库。分析认为，暂不考虑英特尔承诺的32nm间距，仅从当前量产产品来看，即使在36nm上，良率稳定仍尚需时日。

报告提到，18A逻辑GAA间距达76nm，甚至远大于中芯国际N+3工艺的32nm鳍片间距。这印证了一个观点：GAA工艺本身与光刻设备的关联度有限，甚至在光刻设备受限时，反而可通过GAA来放宽间距要求。然而，即便拥有这种便利，英特尔要想实现稳定的量产工艺仍非易事。半导体的难度远不止于光刻机，极紫外光刻仅是入场券，真正的竞争在于蚀刻、沉积、清洗等更难的工艺整合能力，而这正是台积电领先于英特尔和三星的核心领域。

来源:https://www.163.com/dy/article/KMAJ5VDV0511B8LM.html

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