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英特尔发布三大晶体管新材料,漏电率降低1000倍

英特尔发布三大晶体管新材料,漏电率降低1000倍

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2025-12-09

12月9日消息,当下半导体行业正集体致力于如何进一步缩小晶体管尺寸、推动更先进的制程工艺。其中,寻找新型且性能更优的晶体管材料,已成为行业攻坚的一大关键。

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在2025年度IEEE国际电子器件大会(IEDM)上,英特尔及其代工服务部门Intel Foundry的团队,展示了三种极具应用前景的MIM堆叠材料,分别为:铁电锆铪氧化物(HZO)、氧化钛(TiO)以及钛酸锶(STO)。

其中,后两者均属于超高K介电材料范畴。

这些材料均用于片上金属-绝缘体-金属(MIM)去耦电容。此次突破性进展有望解决先进工艺中的一个关键挑战:即在晶体管不断缩小的同时,如何保持稳定可靠的供电能力。

三种新材料均可应用于深沟槽电容结构,并且与标准的芯片后端制造工艺相兼容,这意味着它们能直接用于现有的产品线。

它们能大幅提升平面电容密度,实现每平方微米60至98飞法拉的性能,同时具备卓越的可靠性,其漏电水平比业界目标低了约1000倍——严格来说,是降低到了千分之一。

同时,这些材料在达成高性能的同时,不会牺牲关键的可靠性指标,包括电容漂移和击穿电压等。

Intel公布三大全新晶体管材料:漏电率降低1000倍

大会上,Intel Foundry的研究人员还探讨了其他先进工艺话题,包括:

- 超薄GaN晶粒技术:

英特尔展示了基于300毫米晶圆的、功能完整的氮化镓(GaN)晶粒,其厚度仅有19微米,尚不及一根人类头发丝,同时配有完整的集成数字控制电路库。这项技术有望解决下一代高性能电力及射频(RF)电子器件在供电和效率方面所面临的挑战。

- 静默数据错误:

传统制造测试可能遗漏一些关键缺陷,导致数据中心处理器出现静默数据损坏。因此,需要采用多样化的功能测试方法,以确保大规模部署的可靠性。

- 2D FET的可靠性:

即二维场效应晶体管。英特尔与维也纳工业大学合作,探讨了二维材料(例如二硫化钨)在未来能否取代硅,用于实现更微型化的晶体管。

- 2D FET的选择性边缘工艺:

英特尔与IMEC合作,改进了用于形成源极、漏极接触以及栅极堆叠集成的技术模块,降低了等效氧化层厚度,并与现有晶圆厂工艺兼容。

- CMOS微缩:

英特尔与韩国首尔大学合作,探讨了互补金属氧化物半导体(CMOS)微缩技术的最新进展,包括如何平衡功耗、性能和面积,以及背面供电网络、设计工艺协同优化等,旨在推动半导体技术持续发展,满足人工智能和高性能计算日益增长的算力需求。

来源:https://m.mydrivers.com/newsview/1091522.html
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